CN1188991A

CN1188991A - 半导体器件及其制造方法

Info

Publication number: CN1188991A
Application number: CN98100145A
Authority: CN
Inventors: 小田典明
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-01-20
Filing date: 1998-01-20
Publication date: 1998-07-29

Abstract

一种半导体器件包括具有一元件区及源极和漏极区的半导体基片,在所述半导体基片的元件区形成的含氮栅介质膜,在栅介质膜上形成的栅极,邻近栅极形成的以便确定其侧壁的第一介质膜,形成的以便于覆盖栅极和第一介质膜的第二介质膜,第二介质膜是掺杂氮的,及为覆盖第二介质膜形成的第三介质膜,第三介质膜是氮化硅构成的,还说明了一种制造此半导体器件的方法。

Description

半导体器件及其制造方法

本发明涉及一种半导体器件及其制造方法，尤其是在对MOS(金属氧化物硅)型半导体器件中热载流子和由于减速阻挡造成的特性变化的抑制的改善。

图5描绘出了一种常规的MOS型半导体器件，它包括其上形成有一绝缘区102的一半导体基片101、在绝缘区102之外区域形成的一阱区103、在基片表面附近形成的源极区和漏极区、设置在这些区域之上的一栅氧化层104、及在栅氧化层104上形成的多晶硅的栅极105。在栅极105的侧面形成的是为栅极105限定侧壁的第一氧化物膜106，而第二氧化物膜108是构成一层间介质膜覆盖整个表面，同时还在其上设置一层BPSG(磷化硼硅酸盐玻璃)层110。此外，第二氧化物膜108和BPSG层110选择地具有接触孔111，在接触孔111中埋置势垒金属112和钨113。此外，在至少包括接触孔111之上区域的一区域给出的是由含铝合金形成的每个第一层配线114。SiOF构成的一层间介质膜115被形成在第一层配线114上面，并且穿过其选择地开出一通孔116。在通孔116的侧壁形成自第二层配线119延伸的氮化钛膜117，且在其中埋置钨118。此外，在包括通孔116上方的一部分的区域形成第二层配线119，并在其上给出由等离子体SiON构成的覆盖膜120。

现将参照图6(a)和6(b)描述这种半导体器件的生产方法。

如图6(a)所示，首先用选择的氧化工艺的手段在半导体基片101上形成绝缘区102，然后用常规的离子注入工艺方式形成阱区103。此后，半导体基片101的表面经受氧化以形成栅氧化层104，且在其上形成多晶硅之后，形成所需要的图形以产生栅电极105。其后，产生氧化膜以生长在整个表面上，并且经受各向异性地深刻蚀以仅在栅极105的外侧壁留下第一氧化膜106。然后用离子注入和活性热处理的方式形成源极和漏极区107，在它的整个表面上形成一第二氧化膜108以达到约100纳米的膜厚。

如图6(b)所示，接下来用常压化学汽相淀积(CVD)工艺形成BPSG110以达到1200微米左右的膜厚，而它的表面用化学机械磨光(CMP)的方式打磨以便被磨平，接下来，在选择地形成接触孔111之后，设置一势垒金属112，每个接触孔111内埋置用CVD工艺淀积的钨113，接着形成厚为0.4微米的含铝合金的第一层配线114并经受制作图形。此后，用偏置ECR(电子回旋共振)等离子CVD工艺的方式形成SiOF的层间介质膜以达到在配线上的0.8微米的膜厚。此外，选择地开出通孔116，然后用喷镀方法淀积仅具有如50纳米厚的很小膜厚的氮化钛膜117，且钨118是通过敷层CVD工艺淀积在通孔116中，并通过进行一深刻蚀埋置在通孔116的内侧。此后，为进行一图形制作形成一第二层配线119，最后用等离子CVD工艺的方式淀积SiON的一覆盖膜120从而获得约1μm的膜厚。

然而在前面所述结构的半导体器件中，为了确保层间介质膜的平整采用了BPSG，而一层膜，例如SiON膜，是为了减少配线量而使用的，其对侵入的水是敏感的。因此，存在诸如对于热载流子和对于由于减速阻挡造成的特性变化的相对差的抑制的可靠性问题。此外，当为了减少配线时间损耗以获得较高电路速度来选择例如具有更进一步减少的介电系数的覆盖膜的介质膜时，对于热载流子和对于由于减速阻挡造成的特性变化的较差抑制将变得更明显。这是因为这样的的层间介质膜对水的侵入更敏感。

为了避免在MOS晶体管中可靠性的降低，已提出了一种技术，其涉及通过在栅氧化物中氮的掺入对表面能级的构成给与抑制。该技术在第一次公开平5-283679的日本专利申请中为说明的目的已有描述，首先参照图7。这个技术类似于上面所描述的，即在半导体基片201内或其上形成一绝缘区202、一阱区203和一栅极205，且在其中形成作为侧壁的第一氧化膜206，源极和漏极区207，及一第二氧化膜208。然而，栅氧化膜221具有两层的结构，该两层的结构是由包含不少于10¹⁹cm^-3的氮原子并与沟道区构成接口的氮氧化物膜222和包含浓度不大于10¹⁹cm^-3并淀积在氮氧化膜222上的氮原子的硅氧化物膜223构成。按照这个结构，在低浓度区介面处设置的较高氧浓度的氧氮化膜222对由于漏极雪崩热载流子注入造成的表面能级的形成表现出较高的抑制，其中较低氮浓度的硅氧化膜223降低了整个介质膜的平均浓度，减少了固定电荷，并减少了氧化物膜抑制，以致能够防止在低浓度区的电场调制。

此外，在第一次公开并图示在图8中的号为“平7-176743”的日本专利中提出了另一种常规技术，其中也是类似地在一半导体基片301中或其上形成绝缘区302、阱区303和栅氧化层304，并在其中形成作为侧壁的第一氧化膜306、源极和漏极区307和一第二氧化膜308。然而，作为栅极，栅氧化膜304用氮掺杂，并且包括掺杂有氮的一区域321和没掺杂氮的一区域322。因此，对热载流子的抑制可以得到提高，此外可以防止由于在源极和漏极区307掺氮而来自纵向和横向的扩散在源极和漏极区307内的杂质。

因此，在这些公报中描述的常规技术中，能够通过在栅氧化层和栅极内掺杂氮对表面能级的形成给予抑制。然而，在配线工艺的主要的热处理期间氮通过扩散向外脱离栅氧化物和栅极。其结果，通过掺入氮所期望的优点被减弱或者甚至消失，并且不能获得对由于减速阻挡所造成的热载流子的抑制和特性变化方面的很好的表现。

因此本发明的目的是提供一种半导体器件，其能防止前面所说的氮的向外扩散，并且还能实现对于热载流子和由减速阻挡造成的特性变化降低的抑制改善。

本发明的另一目的是提供一种用于制造前面所述半导体器件的方法。

根据本发明的第一方面提供的一种半导体器件，它包括：具有元件区和源极及漏极区的一半导体基片；

在该半导体基片的元件区内形成的包含氮的栅介质膜；

在栅介质膜上形成的栅极；

邻近栅极形成的一第一介质膜以便因此而确定一侧壁；

为覆盖栅电极和第一介质膜形成的一第二介质膜，第二介质膜就是由氮掺杂的；

为覆盖第二介质膜形成的一第三介质膜，第三介质膜是氮化硅形成的。

在前述中，第一介质膜最好也掺杂氮。此外，第一介质膜最好是氮化硅形成的。

按照本发明的第二方面，提供了一种用于生产半导体器件的方法，它包括步骤：

制备一个具有由一绝缘区所确定的一元件区的半导体基片；

在元件区上顺序地形成一含氮栅氧化层和一导电膜，并使这些膜经受选择刻蚀以形成一栅极；

在栅极上完整地形成一第一介质膜并完成一各向异性刻蚀以仅在栅极的侧壁留下第一介质膜；

注入杂质到半导体基片中以形成源极及漏极区；

形成一第二介质膜以便于至少覆盖栅极、第一介质膜和源极及漏极区；

注入氮离子到第二介质膜；

在第二介质膜上形成一氮化硅膜。

在前述中，形成氮化硅膜的步骤最好能够包括用低压化学汽相淀积工艺的方式形成氮化硅膜。此外，形成第一介质膜的步骤最好包括用化学汽相淀积工艺的方式形成一硅氧化膜。

在上述的结构和过程中，由于在栅介质膜掺入的氮，MOS晶体管的热载流子寿命可以被延长，且由于减速阻挡造成的特性变化可以被减少。另外，因为在栅介质膜的形成后的热处理期间氮的向外扩散可以由第二介质膜和第三介质膜得以防止，能够防止上面所述的特征的改进效果的减弱。

通过下面的描述，所附的权利要求和所附的附图，将更易于理解本发明的这些和其它特征和积极效果。

图1是本发明第一实施例半导体器件的示意剖视图。

图2(a)和2(b)是用于示出图1所示半导体器件的生产方法的示意剖视图；

图3是表示图1的第一实施例的优点的图形；

图4是与图1类似的一剖视图，其示出了本发明第二实施例的半导体器件；

图5是与图1类似的一剖视图，其示出了常规半导体的一实例；

图6(a)和6(b)是与图2(a)和2(b)类似的视图，其示出了用于制作图5的半导体器件的方法；

图7是与图5类似的一视图，其示出了另一常规半导体器件；

图8是与图5类似的一视图，其示出了另一个常规半导体器件。

图1是描述本发明第一实施例半导体器件的一剖视图。

该半导体器件包括硅的或类似物的在其上形成具有硅氧化膜绝缘区2的一半导体基片1；在绝缘2之外区域形成的一阱区3，及在阱区3形成的以便于与基片表面相邻的源极和漏极区7。具有如5纳米膜厚的硅氧化物的栅介质膜4存在于这些扩散层上，具有如200纳米膜厚的多晶硅栅极5被形成在这个栅氧化物4上。在栅极5的外侧形成的是限定栅极5侧壁的第一介质膜6。在前所述中，栅介质膜4掺入氮的量为3×10¹⁸-7×10¹⁸cm^-3(最好约5×10¹⁸cm^-3)的氮，其中第一介质膜6被掺入量为5×10¹⁸-5×10¹⁹cm^-3(最好约10¹⁹cm^-3)的氮。还有，在栅极5、源极和漏极区7和绝缘区2上形成硅氧化物的一第二介质膜8，以便于将它们覆盖。第二介质膜8具有约100纳米的膜厚并且是以所要求的浓度掺杂氮的。

此外在第二介质膜8上形成的如10纳米膜厚并作为第三介质膜的一氮化硅膜9，及具有约700纳米膜厚的一BPSG层10。第二介质膜8、氮化硅膜9和BPSG层10选择地具有接触孔11，在接触孔11中壁垒金属12延伸到BPSG层10的顶部并埋置钨13。壁垒金属13是由如自较低层的膜厚30纳米的钛和具有膜厚100纳米的氮化钛组成。此外，在至少包括接触孔11上方区域的区域给出具有500纳米膜厚由含铝合金构成的各个第一层配线14。在第一层配线14上形成SIOF的层间介质膜15以便具有0.8微米的膜厚，并穿过其选择地开出通孔16。在通孔16的侧壁形成的是具有如100纳米膜厚并自层间介质膜15的表面延伸的氮化钛膜17，并且埋置钨18以便于填充通孔16内的剩余空间。此外，在至少包括通孔16上方部分的区域形成第二层配线19。这个实施例是针对两层配线而言的，但是配线结构可以是具有更多层型的配线结构。此外，在最上层的第二层配线19上形成膜厚1微米的等离子SiON覆盖膜。

现将参照图2(a)和2(b)说明图1半导体器件的制做过程步骤。

如图2(a)所示，首先通过对基片表面完成一个选择氧化在基片1上形成绝缘区2之后，在绝缘区2之外的区域内形成一阱区3。此后，在形成MOS晶体管区域上生长一硅氧化膜以形成栅介质膜4，在栅介质膜4中注入氮离子。还有，在栅介质膜4上形成多晶硅，并在其上完成一选择刻蚀以致在所要求的区域内留下多晶硅以形成栅极5。其后，由化学汽相淀积工艺的方式在整个表面上形成硅氧化膜的一第一介质膜6，并且对其进行各向异性深刻蚀，仅在栅极5的外侧留下第一介质膜6作为侧壁。然后，在允许栅极5和留在栅极5横向侧的第一介质膜6作为部分掩膜的同时，通过进行离子注入形成源极和漏极区7，并为激活而经受热处理。此外，采用化学汽相淀积工艺的方式淀积一层硅氧化膜以形成覆盖其整个表面的第二介质膜8以达到约100纳米的膜厚。用于源极和漏极区7成形的离子注入条件为，例如对于N型MOS晶体管，砷是30KeV(电子伏)和3×10¹⁵cm^-2条件下使用的，而对于P型MOS晶体管，BF2是在20KeV和3×10¹⁵cm^-2条件下注入的。

此后，如图2(b)所示，在第二介质膜8上形成一氮化硅膜9作为第一介质膜以达到约10纳米的膜厚，并在其上淀积BPSG以达到1600纳米的膜厚，而所有层间介质膜的膜厚通过化学汽淀积工艺方式调整到约0.8微米厚。氮化硅膜9是以通过在700℃下采用SiH₄和NH₃混合气体的低压化学汽相淀积工艺的方式形成的。

其后，如图1中已表示出的，选择地形成接触孔11，并且通过喷镀工艺在其中沉积膜厚100纳米的氮化钛的壁垒金属，并用化学汽相淀积方式在整个表面上淀积钨13，并通过深刻蚀仅在通孔11内将其留下。还有，在整个表面上淀积-含铝合金以达到如500纳米膜厚，并采用光刻蚀工艺和活性离子刻蚀在至少包括接触孔11之上部分的区域内留下含铝合金以产生一第一层配线14。用偏置ECR等离子化学汽相淀积工艺的方式，在包括该第一层配线14的整个表面上形成膜厚约1600纳米的一SiOF层，并经受CMP工艺以形成在配线上膜厚为0.8微米的层间介质膜15。此外，在层介质间膜15内选择地开通一通孔16，并通过喷镀工艺淀积如膜厚为100纳米的氮化钛膜17。并且，用化学汽相淀积工艺在整个表面上淀积钨18，并进行深刻蚀仅在通孔16内留下钨18。此后，用喷镀工艺淀积含铝合金，以达到如500纳米的膜厚，并且将其留在所要求的区域以提供一第二层配线19。在第二层配线上形成膜厚为1微米的等离子SiON的覆盖膜20。

在图1实施例的半导体器件中，在栅极5横向侧的第一介质膜6是掺入氮的，并给出了覆盖整个表面的第二介质膜8和氮化硅膜9。因此，防止在配线工艺的热处理期间使结合到栅介质膜4中的氮向外扩散，从而避免了氮的稀化。另外，可以实现热载流子寿命延长以及对由于减速阻挡造成的晶体管特性变化的抑制。这些优点将结合图3加以说明，其中比较了在本发明结构的和图5、7和8的常规结构的N型MOS晶体管中热载流子的寿命。用于测试的N型MOS晶体管的栅介质膜的栅长度、栅宽度和膜厚分别是0.2微米、10微米和5纳米，并且在漏极端部形成有LDD(轻掺杂的漏极)。如从该结果中所能看到的，本发明的结构与在常规结构中显示出最好热载流子抑制的图8的结构相比，在热载流子寿命方面表现出约20％的提高。原因是，由于提供的作为第二介质膜的含氮硅氧化膜8和作为第三介质膜的氮化硅膜9，使在其后的热处理步骤中防止了掺入的氮向外扩散。

图4是本发明第二实施例的一剖面图，其特征在于在栅极与横向侧形成的作为侧壁的第一介质膜是氮化硅膜21构成的。在这个实施例中，因为在栅极5的横向侧的侧壁是由氮化硅膜21构成的，所以加强了第一介质膜的作用，以防止结合在栅介质膜4内的氮向外扩散，并且更好地实现了热载流子寿命的延长以及由于减速阻挡造成的晶体管特性变化的减少。

很明显，在前面所述的技术中是能够做出修改和变化的，因此应认识到在所附权利要求书的范围内，本发明是可以在已特别描述的内容之外实施的。

最后，本发明要求于1997年1月20日递交的号为9-007137的日本专利申请的优先权，基为本发明的对照文本。

Claims

1、一种半导体器件，其特征在于它包括：

具有一元件区及源极和漏极区的一半导体基片；

在所述半导体基片的所述元件区中形成的含有氮的一栅介质膜；

在所述栅介质膜上形成的一栅极；

邻近所述栅极形成的以便于确定其侧壁的一第一介质膜；

形成的以便于覆盖所述栅极和所述第一介质膜的一第二介质膜，所述第二介质膜是掺杂氮的；

形成的以便于覆盖所述第二介质膜的一第三介质膜，所述第三介质膜是氮化硅构成的。

2、根据权利要求1所述的半导体器件，其特征在于所述第一介质膜是掺杂氮的。

3、根据权利要求2所述的半导体器件，其特征在于所述第一介质膜是氮化硅构成的。

4、一种用于制造半导体器件的方法，其特征在于它包括步骤：

制备具有由绝缘区所确定的一元件区的一半导体基片；

在所述元件区上顺序地形成一含氮栅氧化层和一导电膜，并使所述膜经受选择刻蚀以形成一栅极；

在所述栅极上完整地形成一第一介质膜并完成一各向异性刻蚀以仅在所述栅极的侧壁留下所述第一介质膜；

注入杂质到半导体基片中以形成源极和漏极区；

形成一第二介质膜以便于盖住至少所述栅极、所述第一介质膜和所述源极及漏极区；

将氮离子注入所述第二介质膜；

在所述第二介质膜上形成一氮化硅膜。

5、根据权利要求4所述的方法，其特征在于形成氮化硅膜的步骤包括用低压化学汽相沉积工艺的方式形成所述氮化硅膜。

6、根据权利要求4所述的方法，其特征在于形成一第一介质膜的所述步骤包括用化学汽相淀积工艺的方式形成一硅氧化膜。