CN102074544A - 具有虚拟结构的硅通孔及其形成方法 - Google Patents

Abstract

本发明公开了一种虚拟结构的硅通孔及其形成方法，该硅通孔包括顶部焊盘和与该顶部焊盘相连接的垂直导电柱。顶部焊盘比垂直导电柱的横截面覆盖的面积更广。互连(interconnect)焊盘至少部分地形成在顶部焊盘下面。底层下层同样至少部分地形成在顶部焊盘下面。至少有一个虚拟结构与顶部焊盘和底层下层相连接，以紧固顶部焊盘和互连焊盘。

Description

具有虚拟结构的硅通孔及其形成方法

相关申请的交叉参考

本申请要求于2009年10月22日提交的美国临时专利申请第61/254,043号的优先权，特此将其全部内容并入本申请作为参考。

技术领域

本公开总体上涉及半导体电路领域，更具体地来说，涉及一种用于集成电路的硅通孔(TSV)结构。

背景技术

硅通孔(TSV)是穿过硅晶圆(silicon wafer)或者硅晶片(silicon die)的垂直电连接。TSV技术在制造3维(3D)封装和3D集成电路过程中很重要。3D封装(例如封装系统、芯片堆叠多芯片组件(MCM)等等)包括垂直堆叠的两个或者更多个芯片(集成电路)，从而占据较小的空间。

在绝大多数3D封装中，堆叠的芯片沿着其边缘连接在一起；该边缘连接略微增加了封装的长度和宽度，并且通常需要在芯片之间具有插入层。在一些新式3D封装中，硅通孔通过经由芯片主体产生垂直连接而取代了边缘连接。这样所获得的封装没有附加的长度或者宽度。因为不需要插入层，TSV的3D封装也会比边缘连接的3D封装更平坦。

3D集成电路是通过堆叠硅晶圆和/或晶片并将其垂直互连从而封装为一独立装置的独立集成电路。通过使用TSV技术，3D集成电路可以将很多功能封装到一个小的引脚(footprint)中去。另外，可以大幅度缩短关键的穿过装置的电路通道，使运行更快速。

然而，TSV和互连焊盘之间的接口故障仍是成问题的。例如，由于温度系数差以及铜的高厚度，连接到铝互连焊盘的铜TSV会受到高热应力。故障部位一般位于Cu和Al/AlCu的接口。故障的原因是焦耳热或高温引起的Cu脱层(delamination)。

发明内容

为解决上述问题，本发明提供了一种硅通孔(TSV)结构，包括：顶部焊盘；垂直导电柱，与顶部焊盘相连接，其中，顶部焊盘比垂直导电柱的横截面覆盖的面积更广；互连焊盘，与顶部焊盘相连接，并且至少部分地处于顶部焊盘下面；下层，至少部分地处于顶部焊盘下面；以及至少一个虚拟结构，与顶部焊盘和下层相连接，以紧固顶部焊盘和互连焊盘。

此外，还提供了一种形成硅通孔(TSV)结构的方法，该方法包括：在衬底上形成互连焊盘；在互连焊盘上形成下层；形成垂直导电柱，至少部分地穿过衬底；在垂直导电柱周围的区域中的下层上形成至少一个虚拟结构；以及在虚拟结构上形成顶部焊盘，其中，顶部焊盘比垂直导电柱的横截面覆盖的面积更广，互连焊盘与顶部焊盘相连接，并且虚拟结构与顶部焊盘和下层相连接，以紧固顶部焊盘和互连焊盘。

其中，该方法包括：对下层进行蚀刻，以为虚拟结构提供空间。

其中，该方法包括：在下层上和垂直导电柱周围形成多个虚拟结构。

其中，形成虚拟结构，使其均匀分布在除顶部焊盘与垂直导电柱相连接的第二区域之外的形成顶部焊盘的第一区域上。

其中，虚拟结构形成为方格网图案。

其中，虚拟结构形成为围绕垂直导电柱的环形图案。

其中，还包括：在下层上并且围绕垂直导电柱形成具有线性形状的多个虚拟结构。

其中，虚拟结构形成为直线。

其中，虚拟结构等间隔地相互分开。

其中，虚拟结构形成为具有至少两种不同长度。

此外，还提供了一种具有硅通孔结构的集成电路，包括：衬底；顶部焊盘，位于衬底上；垂直导电柱，与顶部焊盘相连接，并且至少部分地穿过衬底，其中，顶部焊盘比垂直导电柱的横截面覆盖的面积更广；互连焊盘，与顶部焊盘相连接，并且至少部分地处于顶部焊盘下面；下层，至少部分地处于顶部焊盘下面；以及至少一个虚拟结构，与顶部焊盘和下层相连接，以紧固顶部焊盘和互连焊盘。

附图说明

为了全面理解本公开及其优点，现在结合附图进行以下描述作为参考，其中：

图1A-图1B示出了包括一个或者多个虚拟(或称凸起，dummy)结构以改进对互连焊盘的粘附的硅通孔(TSV)结构的示例性实施例；

图2A-图2C示出了包括一个或者多个虚拟结构以改进对互连焊盘的粘附的硅通孔(TSV)结构的其他示例性实施例；以及

图3A-图3L示出了包括一个或者多个虚拟结构以改进对互连焊盘的粘附的硅通孔(TSV)的示例性制造过程。

具体实施方式

下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。

本公开提供了一种使用一个或多个虚拟结构以改进对互连焊盘的粘附的硅通孔(TSV)结构及其制造方法。图1A-图1B示出了包括一个或者多个虚拟结构以改进对互连焊盘的粘附的TSV结构的示例性实施例。图1A示出了TSV结构100的顶视图，其包括顶部焊盘102、互连焊盘104以及虚拟结构106。该硅通孔100进一步包括与顶部焊盘102相连接的垂直导电柱105。该顶部焊盘102比垂直导电柱105的横截面覆盖的面积更广。互连焊盘104至少部分位于顶部焊盘102之下。下层107也至少部分位于顶部焊盘102之下。至少有一个虚拟结构106与顶部焊盘102和下层107相连接，以紧固顶部焊盘102和互连焊盘104。在一个实施例中，该虚拟结构106环绕着垂直导电柱105进行分布。

根据一个实施例，图1B示出了TSV结构100沿着横截面线1B的横截面图。该顶部焊盘102与垂直导电柱105相连接以形成TSV。该互连焊盘104也在顶部焊盘102下面示出。该虚拟结构106与顶部焊盘102和下层107(图1A中所示)相连接。在一些实施例中，根据各实施例，该下层107可以包括种子层118、绝缘层116、第二钝化层114、其他任一合适的层(例如虚拟互连层)、或者上述层的任意结合。

该垂直导电柱105通过衬底108连接至后侧互连层120。该后侧互连层120在化学镀镍/浸金(ENIG)层122和切割胶带124的顶部示出。在衬底108上，还示出了第一钝化层110、第二钝化层112和114。

该虚拟结构106对顶部焊盘102和互连焊盘104进行紧固，以改进可靠性和互连性能。该虚拟结构106提高了结构的耐热性，并且改进了顶部焊盘102和互连焊盘104之间的粘附。该顶部焊盘102和垂直导电柱105可以包含铜、钨、或者其他任一合适的材料。在一些实施例中，该顶部焊盘102可以具有大约15μm-大约50μm的直径。该互连焊盘104可以包含Al、AlCu、Cu、或者其他任一合适的材料。该互连焊盘104可以具有大约5μm-大约60μm的长度/宽度。在一些实施例中，该垂直导电柱105可以具有大约50μm-大约200μm的深度。在各种实施例中，该TSV结构100可以具有不同的几何结构和尺寸以增强性能。

该虚拟结构106也可以包含铜、钨、或者其他任一合适的材料。该虚拟结构106可以具有大约0.5μm-大约10μm的直径，以及大约0.5μm-大约2μm的深度。在一些实施例中，虚拟结构106和顶部焊盘102的面积比可以在大约5％-大约40％之间。在一些实施例中，该互连焊盘104可以具有大约5μm-大约60μm的长度或者宽度。在一些实施例中，该绝缘层116可以包括绝缘材料，并且具有大约0.5μm-大约2μm的厚度。

图2A-图2C示出了包括一个或者多个虚拟结构以改进对互连焊盘的粘附的硅通孔(TSV)的其他示例性实施例。在图2A中，虚拟结构202具有例如圆形形状，并且其围绕着垂直导电柱105分布。该虚拟结构202可以均匀地分布在除顶部焊盘102连接到垂直导电柱105的区域之外的顶部焊盘102下面。该虚拟结构202可以以方格网图案进行分布。在图2B中，该虚拟结构204具有线性形状。该线性形状可以是直线。该虚拟结构204可以等间隔地相互隔开。该虚拟结构204可以具有至少两个不同长度。在图2C中，该虚拟结构206也具有线性结构，并且相比于图2B以不同的方向进行排列。

图3A-图3L示出了包括一个或者多个虚拟结构以改进对互连焊盘的粘附的硅通孔(TSV)结构的示例性制造过程。一般来说，该过程包括TSV蚀刻以为TSV提供空间，TSV绝缘以防止不期望的接触，创建用于将TSV与互连焊盘进行连接的开口，以及TSV电镀(例如，Cu)。

参考图3A，示出了衬底108。在一个示例中，衬底108是半导体晶圆(wafer)。在另一个示例中，该衬底108包括半导体芯片。在至少一个实施例中，衬底108包括硅。在一些其他实施例中，该衬底108可以可选择地或者附加地包括其他基本的半导体，比如锗。该衬底108也可以包括化合物半导体，比如碳化硅、砷化镓、砷化铟、和磷化铟。

该衬底108可以包括外延层。比如，该衬底108可以具有置于体半导体块(bulk semiconductor)上的外延层。进一步此外，该衬底108可以应变拉紧(strain)以增强性能。例如，该外延层可以包括与如下所述半导体块的材料不同的半导体材料，该半导体块诸如置于硅块(bulk silicon)上的锗化硅层、或者由包括选择性外延生长(SEG)的过程所形成的置于锗化硅块上的硅层。而且，该衬底108可以包括绝缘体上半导体(SOI)结构。在各种示例中，该衬底108包括由比如注氧隔离(SIMOX)的过程形成的埋氧(BOX)层。

在一些实施例中，该衬底108可以包括被设置并连接以形成各种微电子装置的各种掺杂阱(doped wells)和其他掺杂部件，所述各种微电子装置诸如包括互补MOSFET(CMOS)的金属氧化物半导体场效应晶体管(MOSFET)、包括CMOS图像传感器(CIS)的图像传感器、微机电系统(MEMS)、和/或其他合适的有源和/或无源装置。该掺杂阱和其他掺杂部件包括由掺杂工艺(比如离子注入)形成的P型掺杂区域和/或N型掺杂区域。

其他结构(比如栅介质和多晶硅栅电极)可以附加地形成在衬底108上作为诸如MOSFET装置的装置。该衬底108还包括各种绝缘部件，用于将各种部件相互之间进行分离以适当绝缘。该绝缘部件可以包括不同的结构并且可以通过某种特别的工艺技术而形成。在一个示例中，该绝缘部件包括介电隔离(dielectric isolation)，比如浅槽隔离(STI)。该STI可以通过蚀刻衬底以形成沟槽并且使用介电材料填充沟槽而制成。

同样，互连结构可以形成在衬底108上并且可以设置成在衬底中与各种掺杂区域进行适当连接，从而得到具有设计功能的集成电路。该互连结构可以包括具有横向导电部件(金属线)的多层互连(MLI)，设置在多个金属层和垂直导电部件(比如触点和通孔)上。通孔设置成在不同金属层上连接两条金属线。触点设置成连接金属线和衬底108。该多层互连可以包括导电材料(比如铝、铝\硅\铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、或者以上的结合)。

铝互连可以通过以下工艺形成：物理气相沉积(PVD，比如通过溅镀的PVD)、化学气象沉积(CVD)、或者上述工艺的结合。其他形成铝互连的制造技术可以包括光刻工艺和蚀刻，以将导电材料图案化，用于垂直(通孔和触点)和水平连接(导线)。在一些实施例中，还有其他制造工艺(比如热退火)可以用于形成金属硅化物以减小接触电阻。

在一些可选实施例中，可以使用铜互连。铜互连可以包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或其结合。该铜互连可以通过以下技术形成，诸如：CVD、溅镀、和/或其他合适的工艺。该用于多层互联的金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、或其结合。

另外，介电材料部件可以置于衬底108上，以使各种导电元件绝缘。该介电材料部件包括层间电介质(ILD)，置于衬底和第一金属层之间。该介电材料部件还包括金属间电介质(IMD)，置于相邻金属层之间。该介电材料部件包括介电材料，比如氧化硅、氮化硅、氮氧化硅、或者旋涂式(spin-on)玻璃(SOG)。在一些可选实施例中，该介电材料包括低介电常数(低k)的材料，比如介电常数小于大约3.5。在各种示例中，该介电材料可以包括二氧化硅、氮化硅、氮氧化硅、旋涂式玻璃(SOG)、氟掺杂硅酸盐玻璃(FSG)、碳掺杂氧化硅、黑金刚石。RTM(美国加州圣克拉拉应用材料公司，Applied Materials of Santa Clara，Calif.)、干凝胶、气凝胶、非晶氟化碳、对二甲苯、BCB(双苯并环丁烷)、SiLK(美国密歇根州米德兰陶氏化学公司，Dow Chemical，Midland，Mich.)、聚酰亚胺、和/或其他合适的材料。该介电材料部件可以通过包括旋转涂布法、CVD、或者其他合适的工艺的技术而形成。

在图3A中，第一钝化层110形成在衬底108上，并且第二钝化层112和114形成在第一钝化层110上。该第一和第二钝化层均可以包括各种钝化材料。在一个实施例中，该第一钝化层110包括氧化硅。在一个示例中，氧化硅钝化层可以具有大约0.2μm至大约2μm范围内的厚度。在另一示例中，该氧化硅钝化层可以通过高密度等离子体CVD工艺形成。在另一实施例中，该第二钝化层112和114包含氮化硅和/或氮氧化硅。在一个示例中，该第二钝化层112和114可以具有大约2μm到大约6μm范围内的厚度。在一个示例中，氮化硅钝化层通过等离子体增强CVD(PECVD)工艺形成。用于在CVD中形成氮化硅的原料(precursor)包括六氯二矽烷(Si₂Cl₆)、二氯硅烷(SiH₂Cl₂)、双第三丁基氨基硅烷(C₈H₂₂N₂Si)、和/或二硅烷(Si₂H₆)。

该互连焊盘104也形成在衬底108上。在一些实施例中，该互连焊盘104可以具有大约1μm-大约4μm的厚度。该互连焊盘104置于第一钝化层110上，并且至少部分地置于第二钝化层112和114的开口中。在一个示例中，该互连焊盘104包括铝。在一个形成互连焊盘的实施例中，铝层置于第一钝化层110之上，并且置于第二钝化层112和114的开口中，以与互连结构相连接。接着，将该铝层图案化以形成各种互连焊盘104。该第二钝化层112和114置于第一钝化层110上。接着，对置于互连焊盘104上的第二钝化层114进行图案化，以露出互连焊盘104。

互连焊盘104可以包括导电材料，比如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、或者上述的混合物其结合。铝互连焊盘可以通过以下工艺形成，包括：物理气相沉积(PVD，比如通过溅镀的PVD)、化学气象沉积(CVD)、或者上述工艺的结合。其他形成铝互连焊盘的制造技术可以包括光刻工艺和蚀刻，以将导电材料构成图案化，用于以垂直(导通孔通孔和连接触点)和水平连接(导电线)。在一些实施例中，还有其他制造工艺(比如热退火)可以用于形成金属硅化物以减小接触电阻。在一些可选实施例中，可以使用铜互连焊盘。铜互连焊盘可以包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或其结合。该铜互连焊盘可以通过以下技术形成，诸如：CVD、溅镀、和/或其他合适的工艺。该用于多层互联的金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、或其结合。

在图3A中，实施TSV蚀刻(比如干式等离子蚀刻工艺)以穿过第一钝化层110、第二钝化层112和114形成TSV开口302。等离子蚀刻可以通过调整等离子体的直径而以多种模式实施。普通的等离子蚀刻在0.1托尔至5托尔之间进行。该等离子产生了高能自由基(energetic free radical)，不带电，并在晶圆表面进行反应。由于中性粒子从所有角度侵蚀(attack)晶圆，故该工艺是各向同性的。等离子的气源(source gas)通常包含富含氯或者氟的小分子。例如，在一些实施例中，可以使用四氯化碳(CCl4)蚀刻硅和铝，并且三氟甲烷可以用于蚀刻二氧化硅和氮化硅。

在图3B中，实施了附加的TSV蚀刻(比如干式等离子蚀刻工艺)，以形成更深的TSV开口302，该开口部分地穿过衬底108。在一些实施例中，虽然TSV开口302没有穿过整个衬底108，但是衬底108剩下的部分可以随后进行去除。例如，在后面的步骤中可以实施背侧抛光。

在图3C中，绝缘层116置于互连焊盘104和第二钝化层114上。该绝缘层116可以包含氧化硅层、正硅酸乙酯(TEOS)、硅玻璃、或者任一其他合适材料。在一个实施例中，该绝缘层116可以具有大约0.5μm-大约2μm的厚度。

在图3D中，光刻胶(PR)层304可以通过喷涂或者旋转涂布而设置形成，随后将用于虚拟结构的开口303蚀刻出来。在一个实施例中，PR层304可以具有大约1μm-大约5μm的厚度。在一个实施例中，旋转涂布用于在平坦的衬底上形成具有均匀厚度的薄膜。过量的溶液置于衬底之上，接着，衬底高速旋转，以通过离心力而将流体摊开。当流体旋转出衬底的边缘时，继续旋转，直到达到期望的薄膜厚度。光刻胶一般以20圈到80圈每秒的速度旋转30秒到60秒。

在图3E中，去除了PR层304并且设置了种子层118。在一些实施例中，该种子层118可以包含Cu、Ti、TiN、W、任一其他合适的材料、或者任一上述材料的结合。在一个示例中，铜种子层可以通过物理气相沉积(PVD，比如通过溅镀的PVD)形成。在一个实施例中，该种子层118可以具有大约10nm到600nm范围内的厚度。

在图3F中，形成另一PR层306。该PR层306既可以是流体PR也可以是干燥薄膜PR。该PR层306在下一步中防止金属沉积在预期的区域。

在图3G中，包括了顶部焊盘102和垂直导电柱105的TSV连同虚拟结构106，通过合适的方法(比如电镀金属层(例如铜、钨、任一其他合适的金属))而形成在种子层118上。随后进一步进行其他工艺。例如，可以在这之后实施化学机械抛光(CMP)工艺。该金属层可以进一步进行图案化，以形成TSV。例如，如果植入铜层，则应用镶嵌工艺以形成包括TSV的图案化的铜部件。在一个实施例中，TSV的顶部焊盘102与互连焊盘104之一相连接。在一些实施例中，晶圆和/或芯片可以垂直堆叠并且穿过TSV部件相连接。该TSV 3D封装生成了穿过芯片体的垂直连接并且去除了剩余的导线。在实施例中，该顶部焊盘102可以具有大约15μm-大约50μm的直径，而垂直导电柱105可以具有大约50μm-大约200μm的深度。该TSV的顶部焊盘102和垂直导电柱105可以具有不同的几何形状和维度，用以在各种实施例中增强性能。

在图3H中，去除了PR薄膜306，并且对顶部焊盘102以外的种子层118进行蚀刻。在一个实施例中，可以使用液体抗剥离剂，其以化学方法替换了抗蚀剂，从而使其不再粘附于下面的层。在一些可替换实施例中，光刻胶可以通过灰化(即包含能氧化光刻胶的氧气的等离子体)进行去除。

在图3I中，载体308置于衬底108之上，从而可以实施衬底108的背侧处理。

在图3J中，对衬底108的背侧进行研磨和抛光。该背侧抛光工艺使得衬底108变薄，而TSV的垂直导电柱105从衬底108的背侧露出，以进行3-D封装。例如，在实施例中，该TSV可以与其他晶圆/芯片相连接。

在图3K中，可以形成互连层102和化学镀镍/浸金(ENIG)层122。在一个实施例中，可以实施铝溅镀，以形成具有大约1μm-大约5μm的厚度的互连层120。该ENIG层122可以具有大约100nm-大约4μm的厚度。

在图3L中，该载体308脱粘(debond)，并且切割胶带124设置在了衬底108的底部。在一个示例中，该切割胶带124可以包括聚合物胶带。该切割胶带124具有粘性背衬，该背衬将晶圆保持在薄板材架上。一旦晶圆被切割，留在切割胶带124上的剩余部分称为晶片、晶粒或者多个晶片。该晶片会保持在切割胶带124上，直到其通过晶片处理设备(比如芯片焊接机或者晶片分选机)在接下来的电子装配过程中被提取出。

本文公开的该TSV结构100可以改进其耐温性。例如，传统的结构接触电阻在一个压力测试下一天内会有明显改变。相比之下，如上所述使用一个或者多个虚拟结构106的TSV结构100，在相同的压力测试下可以保持相同性能多于2000小时。本领域普通技术人员应该了解，本发明还会具有许多实施例变化。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种硅通孔(TSV)结构，包括：

顶部焊盘；

垂直导电柱，与所述顶部焊盘相连接，其中，所述顶部焊盘比所述垂直导电柱的横截面覆盖的面积更广；

互连焊盘，与所述顶部焊盘相连接，并且至少部分地处于所述顶部焊盘下面；

下层，至少部分地处于所述顶部焊盘下面；以及

至少一个虚拟结构，与所述顶部焊盘和所述下层相连接，以紧固所述顶部焊盘和所述互连焊盘。

2.根据权利要求1所述的TSV结构，包括多个所述虚拟结构，分布在所述垂直导电柱的周围。

3.根据权利要求2所述的TSV结构，其中，所述虚拟结构均匀地分布在除所述顶部焊盘与所述垂直导电柱相连接的区域之外的所述顶部焊盘下。

4.根据权利要求2所述的TSV结构，其中，所述虚拟结构分布成方格网图案。

5.根据权利要求2所述的TSV结构，其中，所述虚拟结构分布成围绕所述垂直导电柱的环形图案。

6.根据权利要求1所述的TSV结构，包括具有线性形状的多个所述虚拟结构。

7.根据权利要求6所述的TSV结构，其中，所述线性形状是直线。

8.根据权利要求6所述的TSV结构，其中，所述虚拟结构等间隔地相互分开。

9.根据权利要求6所述的TSV结构，其中，所述虚拟结构具有至少两种不同长度。

10.一种形成硅通孔(TSV)结构的方法，所述方法包括：

在衬底上形成互连焊盘；

在所述互连焊盘上形成下层；

形成垂直导电柱，至少部分地穿过所述衬底；

在所述垂直导电柱周围的区域中的所述下层上形成至少一个虚拟结构；以及

在所述虚拟结构上形成顶部焊盘，其中，所述顶部焊盘比所述垂直导电柱的横截面覆盖的面积更广，所述互连焊盘与所述顶部焊盘相连接，并且所述虚拟结构与所述顶部焊盘和所述下层相连接，以紧固所述顶部焊盘和所述互连焊盘。

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