CN102064139A - 半导体封装结构 - Google Patents

半导体封装结构 Download PDF

Info

Publication number
CN102064139A
CN102064139A CN2010101960645A CN201010196064A CN102064139A CN 102064139 A CN102064139 A CN 102064139A CN 2010101960645 A CN2010101960645 A CN 2010101960645A CN 201010196064 A CN201010196064 A CN 201010196064A CN 102064139 A CN102064139 A CN 102064139A
Authority
CN
China
Prior art keywords
chip
anchoring pile
setting area
substrate
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010101960645A
Other languages
English (en)
Inventor
陈仁君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/620,601 external-priority patent/US20110117232A1/en
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN102064139A publication Critical patent/CN102064139A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

一种半导体封装结构包含：基底，包含芯片设置区和锚桩设置区，且锚桩设置区围绕芯片设置区；芯片，设于芯片设置区内的基底上；多个线型沟槽，在锚桩设置区中；封装体，包覆芯片；锚桩，嵌入各线型沟槽，将封装体锁固于基底。

Description

半导体封装结构
技术领域
本发明涉及一种半导体封装结构，尤其是涉及一种利用锚桩(mold-lock)将封装材料固定在基底上并避免封装材料脱层的封装结构。
背景技术
在已知的半导体封装结构的工艺中，一般包含将芯片电连结并且粘着于基底。通常前述芯片被封装材料所包覆，其主要目的在于：避免芯片与空气接触及水气侵害、避免芯片温度过高、提供芯片与电路板间传递信号与电源的接脚以及提供芯片足够机械强度，使易脆的芯片可进行后续处理。因此，半导体封装材料是半导体封装工程中非常重要的一环，封装材料的特性与工艺的适当与否，常常决定了半导体产品最终的使用寿命与可靠度。
然而，由于已知的封装结构中芯片、基板和封装材料的热膨胀系数(Coefficient of Thermal Expansion mismatch，CTE)不匹配，使封装结构于操作过程中易受热循环所产生的应力(thermo-mechanical stress)影响。此应力非常容易造成封装材料和基底之间的脱层(delamination)现象，进而影响封装结构的可靠度。
发明内容
有鉴于此，本发明提供了一种半导体封装结构，可以避免脱层现象，以维持封装结构的完整性。
根据本发明的优选实施例，一种半导体封装结构，包含：基底，包含上表面和下表面，其中上表面包含芯片设置区和锚桩设置区围绕芯片设置区；芯片，设置于芯片设置区；多个通孔，设于锚桩设置区；封装材料，包覆芯片并且填入各个通孔。
本发明的优选实施例，亦提供了一种用于半导体封装的锚桩，包含：设于基底的外围的具有渐缩剖面的封装材料，其中前述的渐缩剖面向基底的上表面方向渐缩。
本发明的优选实施例，还提供了一种用于半导体封装的锚桩，包含具有渐缩剖面的封装材料设于基底的外围，其中封装材料包含锚桩凸块，该锚桩凸块凸出于基底的下表面。
本发明的优选实施例中的锚桩可将封装材料固定于基底上，避免基底与封装材料之间脱层。
本发明的另一优选实施例，一种半导体封装结构，包含：基底，包含芯片设置区和锚桩设置区，且锚桩设置区围绕芯片设置区；芯片，设于芯片设置区内的基底上；多个线型沟槽，设于锚桩设置区；封装体，包覆芯片；锚桩，嵌入各线型沟槽，以牢固地将封装体锁固于基底。
本发明的又一优选实施例，一种半导体封装结构，包含：基底，该基底包含芯片设置区和锚桩设置区，且锚桩设置区围绕芯片设置区；芯片，设于芯片设置区内的基底上；多个蛇型沟槽，设于锚桩设置区；封装体，包覆该芯片；锚桩，嵌入各蛇型沟槽以牢固地将封装体锁固于基底。
附图说明
图1为根据本发明的优选实施例所绘示的具有锚桩的半导体封装结构的俯视图。
图2为根据本发明的第一优选实施例所绘示的图1中沿A-A’方向的具有锚桩的半导体封装结构的侧视图。
图3为根据图1中沿B-B’方向所绘示的具有锚桩的半导体封装结构的侧视图。
图4为本发明第一优选实施例中的锚桩变化形。
图5绘示封装锚桩的排列方式的变化形。
图6为根据本发明的第二优选实施例所绘示的图1中沿A-A’方向的具有锚桩的半导体封装结构的侧视图。
图7绘示的是本发明第二优选实施例中的封装锚桩的变化形。
图8绘示的是用于制作图2中的封装主体和封装锚桩的模具。
图9绘示的是用于制作图6中的封装主体和封装锚桩的模具。
图10为根据本发明的另一优选实施例所绘示的具有锚桩的半导体封装结构的俯视图。
图11为根据本发明的另一优选实施例所绘示的图10中沿A-A’方向的具有锚桩的半导体封装结构的侧视图。
图12为根据本发明的又一优选实施例所绘示的具有锚桩的半导体封装结构的俯视图。
附图标记说明
10半导体封装结构    12基底
14上表面            16下表面
20锚桩设置区        22通孔
24芯片              26基底导电垫
28芯片导电垫        30接合导线
32封装材料          34、134封装锚桩
36封装主体          133锚桩凸块
200模具             202上模具
204下模具           206进料口
208第一通气孔       210第二通气孔
212腔室             233孔洞
122线型沟槽         122a蛇型沟槽
具体实施方式
图1为根据本发明的优选实施例所绘示的具有锚桩的半导体封装结构的俯视图。图2为根据本发明的第一优选实施例所绘示的图1中沿A-A’方向的具有锚桩的半导体封装结构的侧视图。图3为根据图1中沿B-B’方向所绘示的具有锚桩的半导体封装结构的侧视图。图4为根据本发明的另一优选实施例所绘示的锚桩变化形。
如图1、2、3所示，半导体封装结构10包含基底12，基底12具有上表面14和下表面16。基底12可以为树脂基板、玻璃基板、半导体基板、金属基板。前述的上表面14包含芯片设置区18以及锚桩设置区20。锚桩设置区20位于基底12上的芯片设置区18的外围区域。半导体封装结构10另包含多个通孔22设置于锚桩设置区20，且芯片24固定于基底12的上表面14上的芯片设置区18。根据本发明的第一优选实施例，各个通孔22可以沿着基底12的各边彼此呈直线排列。
多个基底导电垫26设置在上表面14，并且介于芯片设置区18和锚桩设置区20之间，多个芯片导电垫28设置于芯片24上。接合导线30用于连结基底导电垫26和芯片导电垫28，以使得芯片24与基底12电连结。
此外，半导体封装结构10具有封装材料32，包覆芯片24并且填入各个通孔22。值得注意的是：填入各个通孔22的封装材料32可自我锚定在基底12上。在下文叙述中，称填入各个通孔22的封装材料32为封装锚桩34，而称包覆芯片24的封装材料32为封装主体36。因此，封装主体36通过封装锚桩34固定在基底12上。
由于各个通孔22具有渐缩剖面由下表面16向上表面14渐缩，换句话说，渐缩剖面具有一个下大上小的梯形状形状。因此，封装锚桩34也被塑形成和通孔22的渐缩剖面一样的形状。如图2所示，渐缩剖面可以是一个截头圆锥形。
此外，如图4所示，各个通孔22的渐缩剖面亦可以为瓶状，当然，其它下大上小的形状，也可以应用于本发明。
因为通孔22的下表面较上表面宽大，因此封装锚桩34可以牢固的嵌入在基底12中，不会因为外力被拔出，如此，封装主体36则通过封装锚桩34锚定在基底12上。此外，封装锚桩34和封装主体36为一体成形的结构，所以封装锚桩34和封装主体36之间的结构连结具有足够的稳固性，不会有两者分离的情况，因此封装主体36能可靠地固定在基底12上，进而避免脱层现象。
图5绘示封装锚桩排列方式的变化形。在图1中仅教导了通孔22呈直线排列，但是除此之外，如图5所示，通孔22亦可以在基底12的每一边缘呈现交错或「之」字形排列的方式。
图6为根据本发明的第二优选实施例所绘示的图1中沿A-A’方向的具有锚桩的半导体封装结构的侧视图，其中具有相同功能的元件将以与图2相同的标号标示。图2和图6中的半导体封装结构的不同之处在于封装锚桩的外形，其余元件的功能和位置皆于前文中描述，在此不再赘述，请参阅图1和图4的相关叙述。
如图6所示，半导体封装结构10具有封装材料32包覆芯片24并且填满各个通孔22以及形成锚桩凸块133凸出于基底12的下表面16。各个锚桩凸块133皆是和填满各个通孔22的封装材料32一体成形，填满各个通孔22的封装材料32和锚桩凸块133共同组成第二优选实施例的封装锚桩134，用于固定封装主体36。由图6可知，封装锚桩134的上半部嵌入于基底12中，而其突出的锚桩凸块133即可防止封装主体36发生脱层。根据本发明的优选实施例，各个通孔22的形状为圆柱形，但是不限于此，本发明的通孔也可以为下大上小的渐缩剖面或是为其它形状。各个锚桩凸块133优选为球形。锚桩凸块133可增加封装主体36与基底12之间的连结。
图7绘示的是本发明第二优选实施例中的封装锚桩的变化形，其中具有相同功能的元件将以和图6中相同的标号标示。和图6中的锚桩凸块133不同的是：图7中的锚桩凸块133为立方体，但不限于此，其它形状，例如椭球体或六面体等形状皆可用于本发明。
图8绘示的是用于制作图2中的封装主体和封装锚桩的模具，其中具有相同功能的元件将以和图2中相同的标号标示。如图8所示，模具200具有上模具202和下模具204，上模具202设有进料口206，下模具设有多个第一通气孔208，而各个第一通气孔208各别对应于各个通孔22，下模具204还包含了第二通气孔210与各个第一通气孔208相连接。在进行例如压铸模等铸模工艺时，上模具202向下模具204的方向移动，将基底12和芯片24夹在上模具202和下模具204之间，此时腔室212即形成在上模具202和基底12之间。
接着，将液态的封装材料32由进料口206注入腔室212，随着封装材料32的注入量增多，封装材料32会流入各个第一通气孔208，此时在第一通气孔208中的空气则会被封装材料32挤出顺着第一通气孔208流入第二通气孔210，最后流出下模具204外。因此，封装材料32可以完全填满各个通孔22并且没有任何的气泡形成在通孔22中的封装材料32内。最后，当封装材料32填满腔室212后，利用固化步骤，例如紫外曝光促使液态的封装材料32固化成型，且形成图2中的封装主体36和封装锚桩34。
图9绘示的是用于制作图6中的封装主体和封装锚桩的模具，其中具有相同功能的元件将以和图6、8中相同的标号标示。图8和图9的不同之处在于图9中的下模具204另设置了孔洞用来形成图6中的锚桩凸块。
请同时参阅图6和图9，模具200具有上模具202和下模具204，上模具202具有进料口206设于上模具202上，下模具204设有多个孔洞233分别对应于各个第一通气孔208以及各个通孔22，孔洞233用于形成锚桩凸块133。各个孔洞233皆和其对应的第一通气孔208的一端相连通，孔洞233也和通孔22相连通，而第一通气孔208的另一端则和第二通气孔210相通。
在进行铸模工艺时，腔室212形成在上模具202和基底12以及芯片24之间，接着，将液态的封装材料32由进料口206注入腔室212，封装材料32流入各个通孔22后，接着流入各个孔洞233。在孔洞233和通孔22中的空气会被封装材料32挤压而经由第一通气孔208和第二通气孔210流出，最后，当封装材料32填满腔室212后，利用固化步骤，促使液态的封装材料32固化成型，于是，图6中的半导体封装结构10即完成。
虽然在图9中只绘示了球形的孔洞233，但其它如立方体的孔洞也可适用于本发明以制作其它形状的封装凸块。
因为封装主体和封装锚桩是利用封装材料同时灌模而形成，也就是说封装主体和封装锚桩为一体成形的结构，因此，封装锚桩可以提供足够的力量将封装主体固定在基底上，此外，封装锚桩具有渐缩剖面或是锚桩凸块，亦使得封装锚桩可固定封装主体。再者，在封装锚桩的制作程序上，只需在原来的下模具上形成通气孔，其它的灌模动作都和传统的步骤相同，即可使得空气在压模加工时，由通气孔流出，形成结构完整的封装锚桩，因此本发明的封装锚桩的工艺可简单地和已知工艺相容。
图10为根据本发明的另一优选实施例所绘示的具有锚桩的半导体封装结构的俯视图。图11为根据本发明的另一优选实施例所绘示的图10中沿A-A’方向的具有锚桩的半导体封装结构的侧视图。
如图10和图11所示，半导体封装结构10包含基底12，基底12具有上表面14和下表面16。基底12可以为树脂基板、玻璃基板、半导体基板、金属基板。前述的上表面14包含芯片设置区18以及锚桩设置区20。锚桩设置区20位于基底12的外围区域，而芯片设置区18被锚桩设置区20所环绕。半导体封装结构10另包含多个通孔22设置于锚桩设置区20，且芯片24固定于芯片设置区18内的基底12的上表面14。根据本发明的优选实施例，各个通孔22可包含不连续的线型沟槽122。
多个基底导电垫(或金手指)26设置在上表面14，并且介于芯片设置区18和锚桩设置区20之间，多个芯片导电垫(或输入/输出垫)28设置于芯片24上。接合导线30用于连结基底导电垫26和芯片导电垫28，以使得芯片24与基底12电连结。当然，本发明不以上述的引线接合为限，本发明亦适用于例如倒装封装等其他的封装结构。
此外，如图11所示，半导体封装结构10具有封装材料32，包覆芯片24并且填入各个通孔22以及线型沟槽122。值得注意的是：填入各个通孔22以及线型沟槽122的封装材料32可自我锚定在基底12上。在下文叙述中，称填入各个通孔22以及线型沟槽122的封装材料32为封装锚桩34，而封装主体36通过封装锚桩34固定在基底12上。
在本发明的优选实施例中，由于各个通孔22以及线型沟槽122具有渐缩剖面由下表面16向上表面14渐缩，换句话说渐缩剖面具有一个下大上小的梯形状形状。因此，封装锚桩34也被塑形成和通孔22以及线型沟槽122的渐缩剖面一样的形状。此外，各个通孔22以及线型沟槽122的渐缩剖面亦可以为瓶状，当然，其它下大上小的形状，也可以应用于本发明。
图12为根据本发明的又一优选实施例所绘示的具有锚桩的半导体封装结构的俯视图。请参阅图12，图12和图10的不同之处在于：图12中形成于锚桩设置区20的各个通孔包含不连续的蛇型沟槽122a。此外，本实施例的蛇型沟槽122a的截面，如前些附图，其同样可具有渐缩截面。当然，本发明不以上述的引线接合为限，本发明亦适用于例如倒装封装等其他的封装结构。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (12)

1.一种半导体封装结构，其特征在于包含：
基底，包含芯片设置区和锚桩设置区，且该锚桩设置区围绕该芯片设置区；
芯片，设于该芯片设置区内的该基底上；
多个线型沟槽，在该锚桩设置区中；
封装体，包覆该芯片；以及
锚桩，嵌入各所述线型沟槽，将该封装体锁固于该基底。
2.如权利要求1所述的半导体封装结构，其特征在于各所述线型沟槽具有渐缩截面。
3.如权利要求1所述的半导体封装结构，其特征在于该芯片上另包含多个芯片导电垫。
4.如权利要求3所述的半导体封装结构，另包含多个基底导电垫，设置于该芯片设置区和该锚桩设置区之间，以及多个接合导线，延伸于所述芯片导电垫和这些基底导电垫之间。
5.如权利要求1所述的半导体封装结构，其特征在于该锚桩设置区为沿着该基底上的该芯片边缘的外围区域。
6.如权利要求1所述的半导体封装结构，其特征在于该线型沟槽为不连续设置。
7.一种半导体封装结构，其特征在于包含：
基底，包含芯片设置区和锚桩设置区，且该锚桩设置区围绕该芯片设置区；
芯片，设于该芯片设置区中的该基底上；
多个蛇形沟槽，在该锚桩设置区中；
封装体，包覆该芯片；以及
锚桩，嵌入各所述蛇形沟槽，将该封装体锁固于该基底。
8.如权利要求7所述的半导体封装结构，其特征在于各所述蛇形沟槽具有渐缩截面。
9.如权利要求7所述的半导体封装结构，其特征在于该芯片上另包含多个芯片导电垫。
10.如权利要求9所述的半导体封装结构，另包含：多个基底导电垫，设置于该芯片设置区和该锚桩设置区之间；以及多个接合导线，延伸于所述芯片导电垫和这些基底导电垫之间。
11.如权利要求7所述的半导体封装结构，其特征在于该锚桩设置区为沿着该基底上的该芯片边缘的外围区域。
12.如权利要求7所述的半导体封装结构，其特征在于该蛇形沟槽为不连续设置。
CN2010101960645A 2009-11-18 2010-06-03 半导体封装结构 Pending CN102064139A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US12/620,601 US20110117232A1 (en) 2009-11-18 2009-11-18 Semiconductor chip package with mold locks
US12/620,601 2009-11-18
US12/710,367 US20110115067A1 (en) 2009-11-18 2010-02-23 Semiconductor chip package with mold locks
US12/710,367 2010-02-23

Publications (1)

Publication Number Publication Date
CN102064139A true CN102064139A (zh) 2011-05-18

Family

ID=43999354

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101960645A Pending CN102064139A (zh) 2009-11-18 2010-06-03 半导体封装结构

Country Status (3)

Country Link
US (1) US20110115067A1 (zh)
CN (1) CN102064139A (zh)
TW (1) TW201118989A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681529A (zh) * 2012-09-04 2014-03-26 富士通半导体股份有限公司 半导体器件及半导体器件的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI548005B (zh) * 2014-01-24 2016-09-01 環旭電子股份有限公司 選擇性電子封裝模組的製造方法
TWI585904B (zh) * 2016-04-22 2017-06-01 矽品精密工業股份有限公司 電子封裝件及基板結構

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323064A (zh) * 2000-05-09 2001-11-21 三洋电机株式会社 板状体及半导体装置的制造方法
JP2004517497A (ja) * 2000-12-29 2004-06-10 インテル・コーポレーション Ｉｃパッケージ圧力解放装置と方法
CN1591787A (zh) * 2003-07-16 2005-03-09 三洋电机株式会社 切削方法、切削装置及半导体器件的制造方法
CN1591850A (zh) * 2003-08-29 2005-03-09 矽品精密工业股份有限公司 具有散热片的半导体封装件
CN1983583A (zh) * 2005-12-14 2007-06-20 络达科技股份有限公司 有源器件基座及使用该基座的引线框架
CN101101880A (zh) * 2006-07-03 2008-01-09 矽品精密工业股份有限公司 散热型封装结构及其制法
US20080174002A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Stress relieving layer for flip chip packaging

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557150A (en) * 1992-02-07 1996-09-17 Lsi Logic Corporation Overmolded semiconductor package
US5831832A (en) * 1997-08-11 1998-11-03 Motorola, Inc. Molded plastic ball grid array package
US5973407A (en) * 1998-07-23 1999-10-26 Sampo Semiconductor Corporation Integral heat spreader for semiconductor package
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
US6847103B1 (en) * 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
TW447096B (en) * 2000-04-01 2001-07-21 Siliconware Precision Industries Co Ltd Semiconductor packaging with exposed die
US20030205828A9 (en) * 2001-04-05 2003-11-06 Larry Kinsman Circuit substrates, semiconductor packages, and ball grid arrays
JP3790705B2 (ja) * 2001-12-27 2006-06-28 新光電気工業株式会社 配線基板およびこれを用いた半導体装置の製造方法
US20040262781A1 (en) * 2003-06-27 2004-12-30 Semiconductor Components Industries, Llc Method for forming an encapsulated device and structure
MY136216A (en) * 2004-02-13 2008-08-29 Semiconductor Components Ind Method of forming a leadframe for a semiconductor package
US7429790B2 (en) * 2005-10-24 2008-09-30 Freescale Semiconductor, Inc. Semiconductor structure and method of manufacture
US7781852B1 (en) * 2006-12-05 2010-08-24 Amkor Technology, Inc. Membrane die attach circuit element package and method therefor
TWI356478B (en) * 2007-12-21 2012-01-11 Powertech Technology Inc Substrate package structure
TWI365521B (en) * 2008-03-11 2012-06-01 Powertech Technology Inc Semiconductor package structure with heat sink
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323064A (zh) * 2000-05-09 2001-11-21 三洋电机株式会社 板状体及半导体装置的制造方法
JP2004517497A (ja) * 2000-12-29 2004-06-10 インテル・コーポレーション Ｉｃパッケージ圧力解放装置と方法
CN1591787A (zh) * 2003-07-16 2005-03-09 三洋电机株式会社 切削方法、切削装置及半导体器件的制造方法
CN1591850A (zh) * 2003-08-29 2005-03-09 矽品精密工业股份有限公司 具有散热片的半导体封装件
CN1983583A (zh) * 2005-12-14 2007-06-20 络达科技股份有限公司 有源器件基座及使用该基座的引线框架
CN101101880A (zh) * 2006-07-03 2008-01-09 矽品精密工业股份有限公司 散热型封装结构及其制法
US20080174002A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Stress relieving layer for flip chip packaging

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681529A (zh) * 2012-09-04 2014-03-26 富士通半导体股份有限公司 半导体器件及半导体器件的制造方法

Also Published As

Publication number Publication date
TW201118989A (en) 2011-06-01
US20110115067A1 (en) 2011-05-19

Similar Documents

Publication Publication Date Title
CN101132044B (zh) 半导体发光器件封装方法以及模制的半导体发光器件条
US6610560B2 (en) Chip-on-chip based multi-chip module with molded underfill and method of fabricating the same
CN101436590A (zh) 具有提高的接合可靠性的层叠封装
CN103715150A (zh) 芯片帽及戴有芯片帽的倒装芯片封装
CN102177580A (zh) 具有封装剂保持结构的反转芯片半导体封装及条带
MY132903A (en) Method of injection molded flip chip encapsulation
CN205177811U (zh) 半导体器件封装
JP2008004570A (ja) 樹脂封止型半導体装置の製造方法、樹脂封止型半導体装置の製造装置、および樹脂封止型半導体装置
CN102403238B (zh) 用于制造半导体芯片面板的方法
CN102064139A (zh) 半导体封装结构
US20140021593A1 (en) Lower semiconductor molding die, semiconductor package, and method of manufacturing the semiconductor package
CN102800601A (zh) 用于涂敷模塑料的层叠封装工艺
US7250677B1 (en) Die package structure
CN101783337A (zh) 电子器件
CN102064138A (zh) 具有锚桩的半导体封装结构与用于半导体封装结构的锚桩
US7812463B2 (en) Packaging integrated circuits for high stress environments
CN104810462A (zh) 一种中大功率led驱动芯片的esop8引线框架
CN101483168B (zh) 基于金属框架的模塑方式sim卡封装结构及其封装方法
US20050258552A1 (en) Semiconductor molding method and structure
CN101976662A (zh) 一种无基板的输出端扇出型倒装芯片封装结构
CN103130173B (zh) 用于mems芯片封装的无小岛引线框、引线框阵列及封装结构
WO2008088291A1 (en) Method of semiconductor packaging and/or a semiconductor package
CN100353512C (zh) 防止翘曲的封装结构及其制造方法
CN104916593A (zh) 封装件和制造封装件的方法
TWI485887B (zh) 發光二極體封裝方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110518