CN102054716A - 导线架条的封胶方法与封胶结构 - Google Patents

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Abstract

本发明公开一种导线架条的封胶方法与封胶结构，其主要提供一导线架条，其设置数个导线架单元，且通过弧形的连接浇口来连接在各二相邻导线架单元的二角隅之间，所述弧形的连接浇口不会占用导线架条设置导线架单元的空间，故使得导线架条整体可省略设置现有流道支架，也就是各二相邻导线架单元的外引脚也能交错排列在同一交错排列区。因此，有利于提升导线架条的空间利用率、增加导线架单元的布局数量、增加封胶程序的单位时间产出量，并相对降低半导体封装构造的平均封胶成本。

Description

导线架条的封胶方法与封胶结构
【技术领域】
本发明是有关于一种导线架条的封胶方法与封胶结构，特别是有关于一种能提高单位时间产出量(units per hour，UPH)并可相对减少模流冲线问题的方型扁平封装(QFP)导线架条的封胶方法与封胶结构。
【背景技术】
现今，半导体封装产业为了满足各种封装需求，逐渐发展出各种不同型式的封装构造，其中由半导体硅晶圆(wafer)切割而成的硅芯片(chip)通常是先利用打线(wire bonding)或凸块(bumping)等适当方式选择固定在导线架(leadframe)或基板(substrate)上，接着再利用封装胶体封装包覆保护硅芯片，如此即可完成一半导体封装构造的基本架构。一般常见具有导线架的封装构造包含小外型封装(small outline package，SOP)、小外型J形引脚封装(small outline J-leaded package，SOJ)、小外型晶体管封装(small outline transistor，SOT)、宽体小外型封装(small outline package(wide-type)，SOW)、双列直插式封装(Dual In-line Package，DIP)、方型扁平封装(quad flat package，QFP)及方型扁平无外引脚封装(quad flat non-leaded package，QFN)等。目前，为了符合量产需求，通常是在一导线架条(leadframe strip)上设置数个导线架单元，以同时进行数个芯片的固定、电性连接及封胶等加工程序，最后再切割去除多余框架，以便同时制造完成数个具有导线架的封装构造。
举例而言，请参照图1及2所示，其揭示一种现有方型扁平封装(quad flat package，QFP)构造的导线架条在封胶前及封胶后的示意图。如图1所示，一导线架条1包含一外框10、数个连结支架11、数个流道支架12及数个导线架单元13。所述外框10、连结支架11及流道支架12相互连接，所述连结支架11及流道支架12相互垂直交叉排列，以支撑、区隔及定义所述数个导线架单元13。所述外框10在适当位置设有数个定位孔101，所述流道支架12在适当位置设有数个注胶孔121及去胶孔122，每一所述导线架单元13具有一芯片承座131、数个内引脚部132、数个外引脚部133、数个坝杆(dam bar)134、数个支撑助条(tie bar)135及数个切割槽136，所述芯片承座131的四个角位置利用所述支撑助条135连接到所述流道支架12及所述连结支架11(或外框10)上。所述内引脚部132、外引脚部133、坝杆134及支撑助条135是由所述切割槽136定义而成的，并且环绕排列在所述芯片承座131的四周。所述内引脚部132连接在所述坝杆134上，所述外引脚部133连接在所述坝杆134及所述连结支架11(或流道支架12、外框10)之间。
如图2所示，每一所述流道支架12及其一侧(如左侧)的一排所述导线架单元13共同定义成一流道分支模块100。在进行封胶前，先将数个芯片14分别固定在每一所述芯片承座131上，每一所述芯片14可利用数条导线(wire)15电性连接至所述内引脚部132。如图2所示，在进行封胶时，将具有所述芯片14及导线15的所述导线架条1利用转移模塑成形(transfer-molding)方式进行处理，其中将所述导线架条1夹置在二模具(未绘示)之间。此时，所述导线架单元13对位于所述二模具共同形成的一模穴区中，且所述二模具在一料穴(well)位置利用一活塞将一封装胶材(molding compound)压入一流道部(runner)内，直到所述封装胶材沿数个侧浇口(side gate)注入到每一所述模穴区，以包覆保护每一所述芯片承座131、内引脚部132、芯片14及导线15(如图1所示)。所述侧浇口对应位于所述导线架单元13的其中一个支撑助条135上。在完成封胶后，固化所述封装胶材，并移除所述二模具。此时，所述封装胶材对应所述流道部、侧浇口及模穴区分别形成一流道胶条171、数个侧浇口胶条172及数个封装胶体173，其中所述流道胶条171包覆在所述流道支架12上，且每一所述流道胶条171在每一分流点通过一个所述侧浇口胶条172连接一个所述封装胶体173。也就是，在每一所述流道分支模块100中，每设置一排所述导线架单元13，就必需在所述导线架单元13的一侧设置一组所述模具的流道部(亦即所述封装胶材的流道胶条171)，每一分流点是以1∶1的比例通过所述模具的侧浇口(亦即所述封装胶材的侧浇口胶条172)侧向连接一个所述封装胶体173。
然而，在此种导线架条1的流道分支模块100设计中，每隔一排所述导线架单元13就必需设置一个所述流道支架12，以提供空间方便后续形成所述流道胶条171及侧浇口胶条172。但是，此种流道支架12与导线架单元13的1∶1排列比例设计具有过多数量的流道支架12，其相对限制了所述导线架条1可用以设置所述导线架单元13的空间，亦即相对限制所述导线架单元13的总单元数量。结果，每进行一次封胶程序，仅能在所述导线架条1上形成有限数量的所述封装胶体173，同时必需浪费不少的所述导线架条1空间做为所述流道支架12，因而导致难以更进一步提高所述封胶程序的单位时间产出量(units per hour，UPH)。
故，有必要提供一种导线架条的封胶方法与封胶结构，以解决现有技术所存在的问题。
【发明内容】
本发明的主要目的在于提供一种导线架条的封胶方法与封胶结构，其中导线架条设置数个导线架单元，且通过弧形的连接浇口来连接在各二相邻导线架单元的二角隅之间，不会占用导线架条设置导线架单元的空间，故使得导线架条整体可省略设置现有流道支架，进而有利于提升导线架条的空间利用率、增加导线架单元的布局数量、增加封胶程序的单位时间产出量(UPH)，并相对降低半导体封装构造的平均封胶成本。
本发明的次要目的在于提供一种导线架条的封胶方法与封胶结构，其中导线架条设置数个导线架单元，且因弧形的连接浇口不会占用各二相邻导线架单元之间的空间，因此各二相邻导线架单元的外引脚能彼此交错排列在同一交错排列区，进而有利于提升导线架条的空间利用率、增加导线架单元的布局数量、增加封胶程序的单位时间产出量(UPH)，并相对降低半导体封装构造的平均封胶成本。
本发明的另一目的在于提供一种导线架条的封胶方法与封胶结构，其中通过弧形的连接浇口来连接在各二相邻导线架单元的相邻角隅之间，在封胶期间，当封装胶材流经弧形的连接浇口时，可利用连接浇口的弧形设计来缓冲调整封装胶材的模流速度，以避免封装胶材流入下一导线架单元时意外推动内部导线造成接触短路缺陷，因此确实有利于相对减少模流冲线问题并提升产品良率。
为达成本发明的前述目的，本发明提供一种导线架条的封胶方法，其包含步骤：提供一导线架条，其包含数个导线架单元，所述数个导线架单元在所述导线架条上排成数行及数列；提供一热熔的封装胶材，并使所述封装胶材沿一胶流道流动，所述胶流道延伸至所述导线架条；使所述封装胶材沿所述胶流道由第一个所述导线架单元的一角隅流入第一个所述导线架单元内；以及，使所述封装胶材通过一连接浇口由第一个所述导线架单元的另一角隅流到位于同行或列的第二个所述导线架单元的一相邻角隅，并流入第二个所述导线架单元内，因而所述封装胶材在各个所述导线架单元内分别形成一封装胶体。
在本发明的一实施例中，在提供所述导线架条的步骤后以及在提供所述封装胶材前，另包含：分别在每一所述导线架单元上放置至少一芯片，并使所述芯片电性连接所述导线架单元。
在本发明的一实施例中，所述封装胶材从第一个所述导线架单元通过所述连接浇口流到第二个所述导线架单元后，另包含：使所述封装胶材通过另一连接浇口由第二个所述导线架单元的另一个角隅流到第三个所述导线架单元的一相邻角隅，并流入第三个所述导线架单元内。
再者，本发明提供一种导线架条的封胶结构，其包含一导线架条及一封装胶材。所述导线架条包含数个导线架单元，所述数个导线架单元在所述导线架条上排成数行及数列。所述封装胶材包含至少一个连接浇口胶条及至少二个封装胶体。所述连接浇口胶条连接在第一个所述导线架单元的一角隅及位于同行或列的第二个所述导线架单元的一相邻角隅之间，以及每一所述封装胶体分别包覆每一所述导线架单元。
另外，本发明提供另一种导线架条的封胶结构，其包含一导线架条及一封装胶材。所述导线架条包含数个导线架单元，所述数个导线架单元在所述导线架条上排成数行及数列。所述封装胶材包含至少一个胶流道胶条、至少一个连接浇口胶条及至少二个封装胶体。所述胶流道胶条连接第一个所述导线架单元的一角隅，所述连接浇口胶条连接在第一个所述导线架单元的另一角隅及位于同行或列的第二个所述导线架单元的一相邻角隅之间，以及每一所述封装胶体分别包覆每一所述导线架单元。
在本发明的一实施例中，所述连接浇口(胶条)是弧形的连接浇口(胶条)。
在本发明的一实施例中，各个所述导线架单元选自具四排引脚的导线架单元。
在本发明的一实施例中，各二相邻所述导线架单元的数个外引脚是彼此交错排列在同一交错排列区。
在本发明的一实施例中，所述弧形的连接浇口(胶条)位于各二相邻所述导线架单元的数个外引脚围绕而成的空间中。
在本发明的一实施例中，所述胶流道(胶条)与所述连接浇口(胶条)分别位于第一个所述导线架单元的二对角的角隅上或其同一侧的二角隅上。
在本发明的一实施例中，第二个所述导线架单元通过另一个所述弧形的连接浇口(胶条)连接到第三个所述导线架单元的一相邻角隅。
在本发明的一实施例中，所述连接浇口(胶条)与另一个所述连接浇口(胶条)分别位于第二个所述导线架单元的二对角的角隅上或其同一侧的二角隅上。
在本发明的一实施例中，在形成各个所述导线架单元后，另包含：去除所述胶流道形成的胶流道胶条及所述连接浇口形成的连接浇口胶条；以及切割所述导线架条，使各个所述封装胶材彼此相互分离。
【附图说明】
图1是现有导线架条在进行封胶前的局部正视图。
图2是现有导线架条在完成封胶后的局部正视图。
图3是本发明第一实施例的导线架条在进行封胶前的局部正视图。
图4是本发明第一实施例的导线架条在完成封胶后的局部正视图。
图5是本发明第二实施例的导线架条在进行封胶前的局部正视图。
图6是本发明第二实施例的导线架条在完成封胶后的局部正视图。
图7是本发明第三实施例的导线架条在完成封胶后的局部正视图。
图8是本发明第四实施例的导线架条在完成封胶后的局部正视图。
【具体实施方式】
为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配合附图，作详细说明如下。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」或「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图3及4所示，本发明第一实施例的导线架条的封胶方法与封胶结构主要应用于制造具四排引脚导线架的半导体封装产品，例如应用于制造方型扁平封装(quad flat package，QFP)、方型扁平无外引脚封装(quad flat non-leaded package，QFN)或其他类似的四排引脚封装产品。本发明第一实施例的导线架条的封胶方法主要包含下列步骤：提供一导线架条2，其包含数个导线架单元21，所述数个导线架单元21在所述导线架条2上排成数行及数列；提供一热熔的封装胶材22，并使所述封装胶材22沿一胶流道221流动，所述胶流道221延伸至所述导线架条2；使所述封装胶材22沿所述胶流道221由第一个所述导线架单元21的一角隅21a流入第一个所述导线架单元21内；以及，使所述封装胶材22通过一弧形的连接浇口222由第一个所述导线架单元21的另一角隅21b流到位于同行或列的第二个所述导线架单元21的一相邻角隅21c，并流入第二个所述导线架单元21内，因而所述封装胶材22在各个所述导线架单元21内分别形成一封装胶体23。
请参照图3所示，本发明第一实施例的导线架条的封胶方法首先是：提供一导线架条2，其包含数个导线架单元21，所述数个导线架单元21在所述导线架条2上排成数行及数列。本发明第一实施例的导线架条2是一条状板体，其通常是由铜、铁、铝、镍或等效金属或合金所制成，并通过冲压(punching)或其他等效方法加工形成下列细部构造，其中所述导线架条2包含一外框20及数个导线架单元21。所述外框20及导线架单元21相互连接，所述数个导线架单元21呈矩阵(array)状相互邻接排列，其中各二相邻所述导线架单元21之间不存在任何连结支架或流道支架，所述导线架单元21在每行及每列的数量是依产品实际需品来调整，并且，为了达到所述导线架单元21在所述导线架条2上的排列数量最大化，所述导线架单元21的边框长宽方向与所述导线架条2的边框长宽方向保持一致。例如在本实施例中，每行共有5个，及每列共有20个，亦即总共具有100个，但本发明并不限于此数量。再者，所述导线架单元21优选为具四排引脚的导线架单元，例如为方型扁平封装(QFP)、方型扁平无外引脚封装(QFN)或其他类似的四排引脚封装产品的导线架单元。再者，所述外框20另开设有数个定位孔201，可供后续封胶用的模具通过定位插销来与所述导线架条2的定位孔201进行精准对位组装。
另外，每一所述导线架单元21具有一芯片承座211、数个内引脚部212、数个外引脚部213、数个坝杆214、三个支撑助条215、一个簧形支撑助条216及数个切割槽217，其中所述内引脚部212及外引脚部213亦可统称为引脚部。所述内引脚部212及外引脚部213环绕排列在所述芯片承座211的四周。所述内引脚部212连接在所述坝杆214上，所述外引脚部213连接在所述坝杆214及另一相邻导线架单元21的外引脚部213之间。值得注意的是，在本发明中因为后续步骤形成的弧形的连接浇口胶条不会占用各二相邻导线架单元之间的空间，因此各二相邻导线架单元21的外引脚213能进一步彼此交错排列在同一交错排列区，使所述外引脚213的配置设计更为紧密相连，因此也有利于提升导线架条的空间利用率及增加导线架单元的布局数量。
此外，所述三个支撑肋条215及所述簧形支撑助条216设置在所述芯片承座211的四个角位置。在本发明中，所述三个支撑肋条215是具有实质相同的构造，而所述簧形支撑助条216相对具有较长的长度及其邻接的开槽(未标示)也相对较大，及所述较大的邻接开槽向外延伸并呈水滴状，在此称为注胶口218。每一所述注胶口218的邻近区域另开设有一对应的去胶孔219。所述注胶口218可供后续封胶时的封装胶材22顺利流入所述导线架单元21欲封胶的区域内，而所述去胶孔219则可在后续去胶时供模具的顶针穿设通过，以顶撑去除所述弧形的连接浇口222形成的连接浇口胶条。上述簧形支撑助条216及注胶口218优选可设置在所述导线架单元21对应于一第一引脚(pin one)的角隅位置(未标示)，但并不限于此。再者，在进行封胶前，每一所述导线架单元21皆可用以承载至少一芯片，并利用数个导线或其他适当方式(例如凸块)电性连接所述芯片与所述内引脚部212，上述芯片与导线为了简化图示而未绘示于图中，但可参考图1所示的芯片14与导线15。
请参照图3及4所示，本发明第一实施例的导线架条的封胶方法接着是：提供一热熔的封装胶材22，并使所述封装胶材22沿一胶流道221流动，所述胶流道221延伸至所述导线架条2。在本步骤中，本发明是利用转移模塑成形(transfer-molding)方式进行封胶程序。此时，请参照图4，本发明第一实施例的导线架条2是夹置在一组模具(未绘示)之间，并可利用所述定位孔201与所述模具的定位插销来进行精准对位组装，其中所述模具是由数个模块所组成，例如由二个或三个模块所组成，但并不限于此；且所述模具可同时夹持定位一片、二片或更多的导线架条2，例如在图4所示的第一实施例则为二片导线架条2，但亦不限于此。
再者，所述模具共同形成一料穴、一胶流道221、数个模穴区、数个弧形的连接浇口222及一活塞，其中所述胶流道、模穴区及弧形的连接浇口222的形状是依序互补于本发明的流道胶条、封装胶体23及弧形的连接浇口胶条的形状，因此为了简化图示而未绘示于图中。在进行封胶时，所述热熔的封装胶材22放置在所述料穴中，并利用所述活塞将所述封装胶材22压入所述胶流道221内，并在所述胶流道221内形成一尚未固化的流道胶条。接着，所述胶流道221延伸至所述导线架条2的一侧，并连接于所述导线架单元21最接近外侧的一角隅211位置处，其中所述胶流道221的配置并不需使用位于各二相邻所述导线架单元21之间的空间，因此所述胶流道221及其形成的胶流道胶条的配置简单且不占空间，故能相对增加所述导线架单元21的布局数量及提升所述导线架条2的空间利用率。
请参照图4所示，本发明第一实施例的导线架条的封胶方法接着是：使所述封装胶材22沿所述胶流道221由第一个所述导线架单元21的一角隅21a流入第一个所述导线架单元21内。在本步骤中，所述封装胶材22沿第一个所述导线架单元21的角隅21a处的注胶口218及簧形支撑助条216进入所述导线架单元21欲封胶的区域内，因而在第一个所述导线架单元21内形成第一个尚未固化的封装胶体23。所述封装胶材22沿所述簧形支撑助条216的方向进入所述导线架单元21的优点在于封装胶材较不会直接推动内部导线，因此可减少导线因发生接触而造成短路的缺陷，故确实有利于相对减少模流冲线问题并提升产品良率。所述封装胶体23最终是用以包覆保护所述芯片承座211、内引脚部212、支撑助条215、簧形支撑助条216、芯片及导线(或凸块)等内部组件。
请参照图4所示，本发明第一实施例的导线架条的封胶方法随后是：使所述封装胶材22通过一弧形的连接浇口222由第一个所述导线架单元21的另一角隅21b流到位于同行或列的第二个所述导线架单元21的一相邻角隅21c，并流入第二个所述导线架单元21内，因而所述封装胶材22在各个所述导线架单元21内分别形成一封装胶体23。在本步骤中，当所述封装胶材22通过所述模具的弧形连接浇口222时，将对应形成所述弧形的连接浇口胶条，此时所述弧形的连接浇口胶条尚未固化，因此所述封装胶材22可通过所述弧形的连接浇口222由第一个所述导线架单元21的另一角隅21b连接到第二个所述导线架单元21的一相邻角隅21c。在本实施例中，所述胶流道221形成的胶流道胶条与所述连接浇口222形成的接浇口胶条分别位于第一个所述导线架单元21的二对角的角隅21a、21b位置上。再者，所述弧形的连接浇口222及其胶条位于各二相邻所述导线架单元21的数个外引脚213围绕而成的空间中，。在封胶期间，当所述封装胶材22流经所述弧形的连接浇口222时，可利用所述连接浇口222的弧形设计来缓冲调整所述封装胶材22的模流速度，以避免所述封装胶材22流入第二个所述导线架单元21时意外推动其内部导线造成接触短路缺陷，因此所述连接浇口222的弧形设计确实有利于相对减少模流冲线问题，并提升产品良率。
再者，请参照图4所示，若每一行所述导线架单元21具有三个或以上的所述导线架单元21时，则在上述步骤之后(也就是，在所述封装胶材22从第一个所述导线架单元21通过所述弧形的连接浇口222流到第二个所述导线架单元21后)，另包含：使所述封装胶材22通过另一个弧形的连接浇口222由第二个所述导线架单元21的另一角隅21d流到第三个所述导线架单元21的一相邻角隅21e，并流入第三个所述导线架单元21内，以形成第三个封装胶体23。接着，同样可利用具相同配置方式的其他弧形的连接浇口222来连接更多的导线架单元21，以依序形成更多的封装胶体23。利用此种方法进行封装作业时，所述封装胶材22在填充每一行导线架单元21时，流动路径距离一样，有利于每一行导线架单元21同时填满，在每一行的所有导线架单元21皆顺利填满了所述封装胶材22并形成所述封装胶体23之后，即可调整封胶程序的环境参数，使所述封装胶材22完成固化。此时，所述导线架条2连同所述胶流道221形成的胶流道胶条、弧形的连接浇口222形成的连接浇口胶条及封装胶体23的组合即可视为是一个所述导线架条2的封胶结构半成品。接着，即可进行退模作业，且在退模期间，所述模具的顶针可穿设通过各个所述导线架单元21的去胶孔219，以顶撑去除所述弧形的连接浇口胶条及胶流道胶条等不需要的封装胶材22部分。随后，所述导线架条2可再进行冲压切割作业，以便由所述导线架条2切下各个所述封装胶材22使彼此相互分离，如此即可制得数个QFP半导体封装构造的产品(未绘示)。
请参照图5及6所示，本发明第二实施例的导线架条的封胶方法与封胶结构相似于本发明第一实施例，并大致沿用相同元件名称及图号，但第二实施例的差异特征在于：所述第二实施例的胶流道221及弧形的连接浇口222都位于每一行同一侧的角隅上，也就是所述胶流道221及所述弧形的连接浇口222分别位在第一个所述导线架单元21同一侧相邻的二角隅21a、21b位置上，第一个及第二个所述弧形的连接浇口222分别位在第二个所述导线架单元21同一侧相邻的二角隅21c、21d位置上。再者，其余所述弧形的连接浇口222也都分别连接在各二相邻所述导线架单元21同一侧的二角隅上。同样的，所述弧形的连接浇口222不会占用所述导线架条2的空间，各二相邻导线架单元21的外引脚213也能交错排列在同一交错排列区，以利于提升所述导线架条2的空间利用率及增加所述导线架单元21的布局数量。在封胶期间，当所述封装胶材22流经所述弧形的连接浇口222时，可利用所述连接浇口222的弧形设计来缓冲调整所述封装胶材22的模流速度，以避免所述封装胶材22流入下一导线架单元21时意外推动内部导线造成接触短路缺陷。
请参照图7及8所示，本发明第三及第四实施例的导线架条的封胶方法与封胶结构相似于本发明第一及第二实施例，并大致沿用相同元件名称及图号，但第三及第四实施例的差异特征在于：如图7所示，所述第三实施例的各二相邻所述导线架单元21之间具有较大空间的连结支架24，同时所述胶流道221及弧形的连接浇口222分别位于第一个所述导线架单元21的二对角的角隅21a、21b上，第一个及第二个所述弧形的连接浇口222分别位在第二个所述导线架单元21的二对角的角隅21c、21d位置上。如图8所示，所述第四实施例的各二相邻所述导线架单元21之间具有较大空间的连结支架24，同时所述胶流道221及弧形的连接浇口222分别位于第一个所述导线架单元21同一侧相邻的二角隅21a、21b上，第一个及第二个所述弧形的连接浇口222分别位在第二个所述导线架单元21同一侧相邻的二角隅21c、21d位置上。同样的，在封胶期间，当所述封装胶材22流经所述弧形的连接浇口222时，可利用所述连接浇口222的弧形设计来缓冲调整所述封装胶材22的模流速度，以避免所述封装胶材22流入下一导线架单元21时意外推动内部导线造成接触短路缺陷。
如上所述，相较于图2的现有导线架条1具有所述流道支架12与连结支架11而造成在所述导线架条1上仅能在有限空间形成有限数量的所述导线架单元13等缺点，图3至8的本发明的导线架条2设置数个导线架单元21，且通过弧形的连接浇口222来连接在各二相邻导线架单元21的二角隅21b、21c之间，所述弧形的连接浇口222不会占用所述导线架条2的空间，故使得所述导线架条2整体可省略设置现有流道支架，也就是各二相邻导线架单元21的外引脚213也能交错排列在同一交错排列区，因此有利于提升所述导线架条2的空间利用率、增加所述导线架单元21的布局数量、增加封胶程序的单位时间产出量，并相对降低半导体封装构造的平均封胶成本。再者，在封胶期间，当所述封装胶材22流经所述弧形的连接浇口222时，可利用所述连接浇口222的弧形设计来缓冲调整所述封装胶材22的模流速度，以避免所述封装胶材22流入下一导线架单元21时意外推动内部导线造成接触短路缺陷，因此确实亦有利于相对减少模流冲线问题并提升产品良率。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (15)

1.一种导线架条的封胶方法，其特征在于：所述封胶方法包含：
提供一导线架条，其包含数个导线架单元，所述数个导线架单元在所述导线架条上排成数行及数列；
提供一热熔的封装胶材，并使所述封装胶材沿一胶流道流动，所述胶流道延伸至所述导线架条；
使所述封装胶材沿所述胶流道由第一个所述导线架单元的一角隅流入第一个所述导线架单元内；以及
使所述封装胶材通过一连接浇口由第一个所述导线架单元的另一角隅流到位于同行或列的第二个所述导线架单元的一相邻角隅，并流入第二个所述导线架单元内，因而所述封装胶材在各个所述导线架单元内分别形成一封装胶体。
2.如权利要求1所述的导线架条的封胶方法，其特征在于：所述连接浇口是弧形的连接浇口。
3.如权利要求1所述的导线架条的封胶方法，其特征在于：各个所述导线架单元选自具四排引脚的导线架单元。
4.如权利要求1或3所述的导线架条的封胶方法，其特征在于：各二相邻所述导线架单元的数个外引脚是彼此交错排列在同一交错排列区。
5.如权利要求4所述的导线架条的封胶方法，其特征在于：所述连接浇口位于各二相邻所述导线架单元的数个外引脚围绕而成的一空间中。
6.如权利要求1所述的导线架条的封胶方法，其特征在于：所述胶流道与所述连接浇口分别位于第一个所述导线架单元的二对角的角隅上。
7.如权利要求1所述的导线架条的封胶方法，其特征在于：所述胶流道与所述连接浇口分别位于第一个所述导线架单元同一侧的二角隅上。
8.如权利要求1所述的导线架条的封胶方法，其特征在于：在提供所述导线架条的步骤后以及在提供所述封装胶材前，另包含：分别在每一所述导线架单元上放置至少一芯片，并使所述芯片电性连接所述导线架单元。
9.如权利要求1所述的导线架条的封胶方法，其特征在于：所述封装胶材从第一个所述导线架单元通过所述连接浇口流到第二个所述导线架单元后，另包含：使所述封装胶材通过另一连接浇口由第二个所述导线架单元的另一个角隅流到第三个所述导线架单元的一相邻角隅，并流入第三个所述导线架单元内。
10.如权利要求9所述的导线架条的封胶方法，其特征在于：所述连接浇口与另一个所述连接浇口分别位于第二个所述导线架单元的二对角的角隅上。
11.如权利要求9所述的导线架条的封胶方法，其特征在于：所述连接浇口与另一个所述连接浇口分别位于第二个所述导线架单元同一侧的二角隅上。
12.如权利要求1或8所述的导线架条的封胶方法，其特征在于：在形成各个所述导线架单元后，另包含：去除所述胶流道形成的胶流道胶条及所述连接浇口形成的连接浇口胶条；以及切割所述导线架条，使各个所述封装胶材彼此相互分离。
13.一种导线架条的封胶构造，其特征在于：所述封胶构造包含：
一导线架条，包含数个导线架单元，所述数个导线架单元在所述导线架条上排成数行及数列；以及
一封装胶材，包含至少一个连接浇口胶条及至少二个封装胶体，其中所述连接浇口胶条连接在第一个所述导线架单元的一角隅及位于同行或列的第二个所述导线架单元的一相邻角隅之间，以及每一所述封装胶体分别包覆每一所述导线架单元。
14.一种导线架条的封胶构造，其特征在于：所述封胶构造包含：
一导线架条，包含数个导线架单元，所述数个导线架单元在所述导线架条上排成数行及数列；以及
一封装胶材，包含至少一个胶流道胶条、至少一个连接浇口胶条及至少二个封装胶体，其中所述胶流道胶条连接第一个所述导线架单元的一角隅，所述连接浇口胶条连接在第一个所述导线架单元的另一角隅及位于同行或列的第二个所述导线架单元的一相邻角隅之间，以及每一所述封装胶体分别包覆每一所述导线架单元。
15.如权利要求13或14所述的导线架条的封胶构造，其特征在于：所述连接浇口胶条是弧形的连接浇口胶条。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161479A (zh) * 2015-08-24 2015-12-16 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装方法
CN106876355A (zh) * 2017-02-23 2017-06-20 日月光封装测试(上海)有限公司 球栅阵列封装基板及使用该基板的球栅阵列封装体
CN112117125A (zh) * 2020-08-27 2020-12-22 于晓军 一种自动化线圈缠胶带设备
CN115050720A (zh) * 2022-08-15 2022-09-13 华羿微电子股份有限公司 一种顶部散热功率器件引线框架

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1138212A (zh) * 1995-01-27 1996-12-18 日本电气株式会社 用于以良好生产率密封半导体芯片的模塑模具和用于安装半导体芯片的引线框架
US20080073758A1 (en) * 2006-09-25 2008-03-27 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
CN101477973A (zh) * 2009-01-23 2009-07-08 日月光半导体制造股份有限公司 导线架条及其封胶方法与封胶构造
CN101483167A (zh) * 2009-01-22 2009-07-15 日月光半导体制造股份有限公司 导线架条及其封胶方法与封胶结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1138212A (zh) * 1995-01-27 1996-12-18 日本电气株式会社 用于以良好生产率密封半导体芯片的模塑模具和用于安装半导体芯片的引线框架
US20080073758A1 (en) * 2006-09-25 2008-03-27 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
CN101483167A (zh) * 2009-01-22 2009-07-15 日月光半导体制造股份有限公司 导线架条及其封胶方法与封胶结构
CN101477973A (zh) * 2009-01-23 2009-07-08 日月光半导体制造股份有限公司 导线架条及其封胶方法与封胶构造

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161479A (zh) * 2015-08-24 2015-12-16 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装方法
CN106876355A (zh) * 2017-02-23 2017-06-20 日月光封装测试(上海)有限公司 球栅阵列封装基板及使用该基板的球栅阵列封装体
CN112117125A (zh) * 2020-08-27 2020-12-22 于晓军 一种自动化线圈缠胶带设备
CN112117125B (zh) * 2020-08-27 2022-04-08 江门市蓬江区恒驰新材料有限公司 一种自动化线圈缠胶带设备
CN115050720A (zh) * 2022-08-15 2022-09-13 华羿微电子股份有限公司 一种顶部散热功率器件引线框架
CN115050720B (zh) * 2022-08-15 2023-01-06 华羿微电子股份有限公司 一种顶部散热功率器件引线框架

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