CN102005470A - 半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法 - Google Patents

半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法 Download PDF

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Abstract

提供一种外延基板，所述外延基板能够实现肖特基接触特性优良、并具有良好的设备特性的半导体元件。采用的解决手段为在基底基板之上形成由第一III族氮化物构成的沟道层，所述第一III族氮化物至少含有Al和Ga、具有Inx1Aly1Gaz1N(x1+y1+z1＝1)的组成；在上述沟道层之上形成由第二III族氮化物构成的势垒层，所述第二III族氮化物至少含有In和Al、具有Inx2Aly2Gaz2N(x2+y2+z2＝1)的组成，并且所述势垒层的形成方式为：表面附近部的In组成比相对于表面附近部以外的部分的In组成比要小。

Description

半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法 
技术领域
本发明涉及由III族氮化物半导体构成的、具有多层结构的外延基板，特别是电子设备用的多层结构外延基板及其制作方法。 
背景技术
氮化物半导体由于具有高击穿电场、高饱和电子速度，所以作为下一代的高频率/高功率设备用半导体材料而获得关注。例如，由AlGaN构成的势垒层和由GaN构成的沟道层积层形成的HEMT(高电子迁移率晶体管)元件是利用如下特征的元件，即：通过氮化物材料所特有的强极化作用(自发极化作用和压电极化作用)，在积层界面(异质界面)生成高浓度的二维电子气(2DEG)(参见例如非专利文献1)。 
作为HEMT元件用基板的基底基板，有时使用例如像硅、SiC这样的组成与III族氮化物不同的单晶(异种单晶)。此时，通常应变超晶格层、低温生长缓冲层等缓冲层作为初期生长层在基底基板之上形成。因此，在基底基板上外延形成势垒层、沟道层以及缓冲层，成为使用由异种单晶构成的基底基板的HEMT元件用基板的最基本的构成形式。此外，为了促进二维电子气的空间封闭性，有时在势垒层和沟道层之间还设置厚度为1nm左右的隔离层。隔离层由例如AlN等构成。此外，为了控制HEMT元件用基板的最表面的能级，改善与电极的接触特性，有时还在势垒层之上形成例如由n型GaN层和超晶格层构成的帽层。 
已知，在用GaN形成沟道层、用AlGaN形成势垒层的、所谓最一般结构的氮化物HEMT元件的情况下，HEMT元件用基板内存在的二维电子气的浓度随着形成势垒层的AlGaN中的AlN摩尔分数的增加而增加(参见例如非专利文献2)。认为，如果能够大幅增加二维电子气浓度，就能够大幅提高HEMT元件的可控电流密度、即可操控的功率密度。 
另外，像用GaN形成沟道层、用InAlN形成势垒层的HEMT元件 之类的具有小应变结构的HEMT元件也引起关注，所述小应变结构对压电极化作用的依存性较小，可以几乎只通过自发极化来生成高浓度的二维电子气(参见例如非专利文献3)。 
现有技术文献： 
非专利文献1：″Highly Reliable 250W High Electron Mobility Transistor Power Amplifier″，TOSHIHIDE KIKKAWA，Jpn.J.Appl.Phys.44，(2005)，4896 
非专利文献2：″Gallium Nitride Based High Power Heterojuncion Field Effect Transistors：process Development and Present Status at USCB″，Stacia Keller，Yi-Feng Wu，Giacinta Parish，Naiqian Ziang，Jane J.Xu，Bernd P.Keller，Steven P.DenBaars，and Umesh K.Mishra，IEEE Trans.Electron Devices 48，(2001)，552 
非专利文献3：″Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices？″，F.Medjdoub，J.-F.Carlin，M.Gonschorek，E.Feltin，M.A.Py，D.Ducatteau，C.Gaquiere，N.Grandjean，and E.Kohn，IEEE IEDM Tech.Digest in IEEE IEDM2006，673 
发明内容
发明要解决的课题
为使这样的HEMT元件或者其制作过程中使用的多层结构体——HEMT元件用基板实用化，需要解决功率密度增大、高效化等与性能提高有关的课题、常闭动作化等与功能增强有关的课题、高可靠性和低价格化这些基本课题等等各种课题。对于每一个课题都作了不懈的努力。 
以上课题之一是提高栅电极与势垒层的肖特基接触特性。 
本发明是鉴于上述课题而做出的，其目的是提供一种半导体元件用的外延基板，所述外延基板可实现肖特基接触特性优良、并且具有良好的设备特性的半导体元件。 
解决课题的手段
为了解决上述课题，权利要求1的发明是一种外延基板，具有：基底基板；由至少含有Al和Ga、组成为Inx1Aly1Gaz1N(x1+y1+z1＝1) 的第一III族氮化物构成的沟道层；由至少含有In和Al、组成为Inx2Aly2Gaz2N(x2+y2+z2＝1)的第二III族氮化物构成的势垒层，其特征在于，上述势垒层包括表面、从所述表面起在深度方向规定距离范围以内的表面附近部以及从所述表面起在深度方向的距离大于规定距离范围的基部，所述表面的In组成比相对于所述基部的In组成比要小。 
权利要求2的发明是权利要求1所述的半导体元件用外延基板，其特征在于，所述规定距离范围大于等于6nm，在将上述基部的上述第二III族氮化物的组成表示为Inx2αAly2αGaz2αN(x2α+y2α+z2α＝1)、将上述表面附近部的上述第二III族氮化物的组成表示为Inx2βAly2βGaz2βN(x2β+y2β+z2β＝1)的情况下，0.9≤x2β/x2α≤0.95。 
权利要求3的发明是权利要求1或2所述的半导体元件用外延基板，其特征在于，上述第一III族氮化物的组成在由x1＝0、0≤y1≤0.3所确定的范围内，并且，上述第二III族氮化物的组成是在以InN、AlN和GaN为顶点的三元状态图上，根据上述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内： 
【数1】： 
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78
【数2】： 
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【数3】： 
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【数4】： 
z 2＝0 
【数5】： 
Figure BSA00000228828700034
权利要求4的发明是权利要求3所述的半导体元件用外延基板， 其特征在于，上述第二III族氮化物的组成是在以InN、AlN和GaN为顶点的三元状态图上，根据上述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内： 
【数6】： 
x 2 = y 2 - ( 0.5 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.5 - 0.5 y 1 ) 2.78
【数7】： 
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【数8】： 
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【数9】： 
z 2＝0 
【数10】： 
Figure BSA00000228828700044
权利要求5的发明是权利要求1至4中任一项所述的半导体元件用外延基板，其特征在于，上述第一III族氮化物是GaN。 
权利要求6的发明是权利要求1至5中任一项所述的半导体元件用外延基板，其特征在于，在上述沟道层与上述势垒层之间还具有隔离层，所述隔离层由至少含有Al、组成为Inx3Aly3Gaz3N(x3+y3+z3＝1)的第三III族氮化物所构成，所述隔离层具有比上述势垒层大的带隙能。 
权利要求7的发明是权利要求6所述的半导体元件用外延基板，其特征在于，上述第三III族氮化物的组成在由x3＝0、0≤z3≤0.05确定的范围内。 
权利要求8的发明是权利要求7所述的半导体元件用外延基板，其特征在于，上述第三III族氮化物是AlN。 
权利要求9的发明是一种半导体元件，是在权利要求1至8中任一项所述的半导体元件用外延基板的上述势垒层之上设置源电极、漏电极和栅电极而形成的。 
权利要求10的发明是一种半导体元件用外延基板的制作方法，包括：沟道层形成步骤，即在基底基板之上形成由第一III族氮化物构成的沟道层，所述第一III族氮化物至少含有Al和Ga、具有Inx1Aly1Gaz1N(x1+y1+z1＝1)的组成；势垒层形成步骤，即在上述沟道层之上形成由第二III族氮化物构成的势垒层，所述第二III族氮化物至少含有In和Al、具有Inx2Aly2Gaz2N(x2+y2+z2＝1)的组成，其特征在于，在上述势垒层形成步骤中，上述势垒层包括表面、从所述表面起在深度方向规定距离范围以内的表面附近部以及从所述表面起在深度方向的距离大于规定距离范围的基部，其形成方式为：所述表面的In组成比相对于所述基部的In组成比要小。 
权利要求11的发明是权利要求10所述的半导体元件用外延基板的制作方法，其特征在于，在上述势垒层形成步骤中，以下述方式形成上述势垒层：所述规定距离范围大于等于6nm，在将上述基部的上述第二III族氮化物的组成表示为Inx2αAly2αGaz2αN(x2α+y2α+z2α＝1)、将上述表面附近部的上述第二III族氮化物的组成表示为Inx2βAly2βGaz2βN(x2β+y2β+z2β＝1)的情况下，满足0.9≤x2β/x2α≤0.95。 
权利要求12的发明是权利要求10或11所述的半导体元件用外延基板的制作方法，其特征在于，上述第一III族氮化物的组成从由x1＝0、0≤y1≤0.3确定的范围内选择，并且上述第二III族氮化物的组成从在以InN、AlN和GaN为顶点的三元状态图上，根据上述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内选择： 
【数11】： 
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78
【数12】： 
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【数13】： 
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【数14】： 
z 2＝0 
【数15】： 
Figure BSA00000228828700061
发明效果
根据权利要求1至12的发明，可实现势垒层与肖特基接触的电极之间的肖特基接触特性与现有的相比得到改善的半导体元件。 
特别是根据权利要求3、4和12的发明，实现可制作具有如下特性的半导体元件的外延基板以及这样的半导体元件：具有优良的肖特基接触特性，并且因应变产生的内部应力减少，并且生成2×1013/cm2以上的、比现有的更高浓度的二维电子气。 
特别是根据权利要求4的发明，实现可制作具有如下特性的半导体元件的外延基板以及这样的半导体元件：具有优良的肖特基接触特性，并且因应变产生的内部应力减少，并且生成3×1013/cm2以上的、更高浓度的二维电子气。 
附图说明
图1是示意性显示第一实施方案中的HEMT元件10的构成的截面模式图。 
图2是模式性显示势垒层5中的深度方向的In组成分布的图。 
图3是在以InN、AlN、GaN三成分作为顶点的三元状态图上，映射出二维电子气浓度与势垒层5的组成的关系的图。 
图4是在以InN、AlN、GaN三成分作为顶点的三元状态图上，映射出二维电子气浓度与势垒层5的组成的关系的图。 
图5是在以InN、AlN、GaN三成分作为顶点的三元状态图上，映射出二维电子气浓度与势垒层5的组成的关系的图。 
图6是在以InN、AlN、GaN三成分作为顶点的三元状态图上，映射出二维电子气浓度与势垒层5的组成的关系的图。 
图7是示意性显示第二实施方案中的HEMT元件20的构成的截面模式图。 
图8是实施例1的各个样品的势垒层中的In组成比的分布图。 
图9是列表显示实施例1中的样品的肖特基接触特性的评价结果的图。 
图10是列表显示实施例2中的样品的势垒层基部的组成以及实施例2和对应比较例中的样品的理想因子和肖特基电极的逆方向漏电流的测定结果的图。 
标号说明
1 基板 
2 缓冲层 
3 沟道层 
3e 二维电子气区域 
4 隔离层 
5 势垒层 
5a (势垒层的)表面 
6 源电极 
7 漏电极 
8 栅电极 
I (沟道层与势垒层的)界面 
10，20  HEMT元件 
10A，20A  外延基板 
具体实施方式
<第一实施方案> 
<HEMT元件的构成> 
图1是示意性显示本发明的第一实施方案中的HEMT元件10的构成的截面模式图。HEMT元件10具有由基板1、缓冲层2、沟道层3和势垒层5积层形成的构成。缓冲层2、沟道层3和势垒层5均使用MOCVD法(金属有机化学气相沉积法)来外延形成(下文中详细叙述)是优选的一个实例。在下文中，将由基板1、缓冲层2、沟道层3和势垒层5积层形成的积层结构体也称为外延基板10A。另外，图1中的各层的厚度比例并不反映实际的比例。 
在下文中，对各层的形成以使用MOCVD法的情况为对象进行说明，但只要是能够以具有良好结晶性的方式形成各层的方法，既可以使用从 其他的外延生长方法例如MBE、HVPE、LPE等各种气相生长法和液相生长法中适当选择的方法，也可以是组合使用不同的生长方法的方式。 
对于基板1，只要在其上面可以形成结晶性良好的氮化物半导体层即可使用，并没有特别的限制。使用单晶6H-SiC基板是优选的一个实例，但也可以使用由蓝宝石、Si、GaAs、尖晶石、MgO、ZnO、铁氧体等构成的基板。 
另外，对于缓冲层2，为使在其上面形成的沟道层3以及势垒层5的结晶品质良好，是以AlN形成数百nm左右厚度的层。例如，形成200nm的厚度是优选的一个实例。 
沟道层3是由具有Inx1Aly1Gaz1N(x1+y1+z1＝1)组成的III族氮化物形成数μm左右厚度的层。在本实施方案中，沟道层3以满足x1＝0、0≤y1≤0.3的组成范围的方式形成。在0.3＜y1≤1的情况下，沟道层3自身的结晶性明显变差，难以获得电特性良好的外延基板10A以及HEMT元件10。 
另一方面，势垒层5是由具有Inx2Aly2Gaz2N(条件是x2+y2+z2＝1)组成的III族氮化物形成数nm～数十nm左右厚度的层。对于势垒层5将在下文中详细叙述。 
另外，在HEMT元件10中，在势垒层5之上还设置有源电极6、漏电极7和栅电极8。源电极6和漏电极7是由分别具有十几nm～一百几十nm左右厚度的Ti/Al/Ni/Au构成的多层金属电极。源电极6以及漏电极7与势垒层5之间具有欧姆接触。另一方面，栅电极8是由分别具有十几nm～一百几十nm左右厚度的Pd/Au构成的多层金属电极。栅电极8与势垒层5之间具有肖特基接触。另外，在源电极6和漏电极7中使用的金属，只要对于本发明中的半导体外延基板具有良好的欧姆接触，并不限制于由Ti/Al/Ni/Au构成的多层金属，可使用例如Ti/Al/Pt/Au或者Ti/Al等。另外，在栅电极8中使用的金属，只要对于本发明中的半导体外延基板具有良好的肖特基接触，也不限制于Pd/Au，也可使用例如Pd/Ti/Au或Ni/Au等。 
在具有这样的层构成的HEMT元件10中(外延基板10A中)，由于沟道层3与势垒层5的界面I是异质接合界面，所以通过自发极化作用和压电极化作用，在所述界面I处(更详细地说，是在沟道层3的所述界面附近处)形成存在高浓度二维电子气的二维电子气区域3e 。另外，为了生成这样的二维电子气，所述界面I被形成为：平均粗糙度在0.1nm～3nm的范围，形成它的势垒层5的表面均方根粗糙度在0.1nm～3nm的范围。另外，超过所述范围而形成平坦界面的方式也是可以的，但考虑到成本方面以及制造产率等不太现实。并且，优选地形成为：平均粗糙度在0.1nm～1nm的范围，势垒层5的表面的5μm×5μm视野中的均方根粗糙度在0.1nm～1nm的范围。这种情况下，在源电极6以及漏电极7与势垒层5之间，获得更好的欧姆特性，并且在栅电极8与势垒层5之间，获得更好的肖特基特性。并且，进一步提高了二维电子气的封闭效果，生成了更高浓度的二维电子气。 
<势垒层> 
在本实施方案中的HEMT元件10中，势垒层5以从其表面5a向深度方向(厚度方向)不具有相同的组成，而是具有倾斜组成的方式形成。 
图2是模式性显示在势垒层5中的深度方向的In组成比分布的图。如图2所示，在势垒层5中，在深度方向上离开自表面起距离为d1以上的部分(以下也称基部)直至界面I的位置处具有相同的In组成比x2。此外，距离d1可以根据势垒层5的厚度适当地确定，但至少为6nm以上。所述基部由具有Inx2αAly2αGaz2αN(条件是x2α+y2α+z2α＝1)组成的III族氮化物形成。与此相比，势垒层5的表面5a由具有比x2α更小的、为x2β的In组成比x2、具有Inx2βAly2βGaz2βN(条件是x2β+y2β+z2β＝1)组成的III族氮化物形成。优选地，0.9≤x2β/x2α≤0.95。并且，在自表面5a起距离为d1的范围(以下也称表面附近部)中，In组成比x2连续变化，随着距离d的不同而有不同的值。 
即，在势垒层5中，表面附近部中的In组成比相对于上述表面附近部以外的部分(也就是基部)中的In组成比要小。在本实施方案中，包括可在表面附近部内取比表面的In组成比x2β更小的In组成比的情况，被称为势垒层5在自表面5a起距离为d1的范围中具有倾斜组成。另外，也称比x2β/x2α为斜率。 
另外，在表面附近部具有倾斜组成的势垒层5的形成可通过在形成势垒层5时适当地调整基座(susceptor)温度、原料气的流量等来实现。 
在本实施方案中的、势垒层5具有这样的倾斜组成的HEMT元件10中，栅电极8与势垒层5之间的肖特基接触特性与现有的相比有所改善。例如，所实现的HEMT元件的理想因子(n值)在1.1以下接近1，并且肖特基电极的逆方向漏电流降低至没有倾斜组成的现有的HEMT元件的大约1/10左右。 
<沟道层和势垒层的组成与二维电子气浓度的关系> 
通过使构成沟道层3和势垒层5的III族氮化物的组成满足规定的必要条件，则实现具有存在比现有的更高浓度的二维电子气的二维电子气区域3e，并且抑制因应变产生的内部应力的HEMT元件10。具体地说，实现2×1013/cm2以上的二维电子气浓度。另外，HEMT元件10中的二维电子气的迁移率通常在300～400cm2/Vs左右。 
图3、图4、图5和图6是在以InN、AlN、GaN三成分作为顶点的三元状态图上，映射出二维电子气浓度与势垒层5的组成的关系的图。另外，为使图示简略，在图3～图6中，省略对组成范围的特征不产生影响的数据映射。各图所对应的沟道层3的组成如下所示。 
图3：GaN(x1＝y1＝0，z＝1)； 
图4：Al0.1Ga0.9N(x1＝0，y1＝0.1，z1＝0.9)； 
图5：Al0.2Ga0.8N(x1＝0，y1＝0.2，z1＝0.8)； 
图6：Al0.3Ga0.7N(x1＝0，y1＝0.3，z1＝0.7)。 
从图3～图6所示的映射结果可知，如果势垒层5选择三元状态图中下列各式所表示的五条直线围成的范围内的组成，则二维电子气区域3e中的二维电子气浓度达到2×1013/cm2以上。更详细地，至少基部的组成满足下列直线所表示的组成范围即可，进一步地，表面附近部满足这些组成范围也可。 
【数16】： 
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78 &CenterDot; &CenterDot; &CenterDot; ( 1 )
【数17】： 
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5 &CenterDot; &CenterDot; &CenterDot; ( 2 )
【数18】： 
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5 &CenterDot; &CenterDot; &CenterDot; ( 3 )
【数19】： 
z2＝0       …(4) 
【数20】： 
Figure BSA00000228828700112
式(1)、(2)和(3)中将沟道层3的组成(具体地，x1＝0时的y1的值)作为变量包括在内，这意味着实现2×1013/cm2以上的高二维电子气浓度的势垒层5的组成是根据沟道层3的组成来确定的。另外，当y1＜9/34时，由于以式(1)～(4)表示的直线形成封闭区域，所以式(5)表示的直线与组成范围的划定没有关系。 
另一方面，对于以满足该组成范围的方式制作的外延基板10A，由X射线衍射测定的结果确认，势垒层5的面内方向的应变在1％以内。 
以上情况表明，在以满足上述组成范围的组成形成沟道层3和势垒层5的HEMT元件10中，与内部应力相伴的应变被抑制，并且在两层的界面I处形成2×1013/cm2以上的与现有的相比更高浓度的二维电子气区域3e。 
再者，从如图3～图6所示的映射结果可知，势垒层5取三元状态图中下列各式所表示的五条直线围成的范围内的组成时，二维电子气区域3e中的二维电子气浓度在3×1013/cm2以上。 
【数21】： 
x 2 = y 2 - ( 0.5 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.5 - 0.5 y 1 ) 2.78 &CenterDot; &CenterDot; &CenterDot; ( 6 )
【数22】： 
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5 &CenterDot; &CenterDot; &CenterDot; ( 7 )
【数23】： 
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5 &CenterDot; &CenterDot; &CenterDot; ( 8 )
【数24】： 
z2＝0      …(9) 
【数25】： 
Figure BSA00000228828700121
另外，y1＜9/34时，式(6)～(9)表示的直线形成封闭区域，所以式(10)表示的直线与组成范围的划定没有关系。 
这些情况表明，在以满足上述组成范围的组成形成沟道层3和势垒层5的HEMT元件10中，在两层的界面I处形成3×1013/cm2以上的与现有的相比更高浓度的二维电子气区域3e。 
另外，在关于上述组成范围的讨论中，并不排除沟道层3和势垒层5含有杂质的情况。例如，沟道层3和势垒层5可以含有0.0005at％(1×1017/cm3)以上0.05at％(1×1019/cm3)以下浓度范围的氧原子，也可以含有0.0010at％(2×1017/cm3)以上0.05at％(1×1019/cm3)以下浓度范围的碳原子。另外，氧原子和碳原子的浓度可以比上述范围中各自的下限值小，但考虑到成本方面和制造产率等是不现实的。另一方面，氧原子和碳原子的浓度比上述范围中各自的上限值大时，各层的结晶性变差，达到使设备特性变差的程度，因此不适合。 
<沟道层组成与设备特性的关系> 
如上所述，沟道层3以满足x1＝0、0≤y1≤0.3的组成范围的方式形成，但在沟道层3含有一点Al的情况下(y1＞0的情况下)，其电阻率急剧增大，并且关态时的漏极漏电流急剧减小。例如，与y1＝0的情况(沟道层3是GaN)相比，y1＝0.01的情况下(沟道层3是Al0.01Ga0.99N)的电阻率增大2个数量级左右，漏极漏电流减小2个数量级左右。再者，y1＝0.1的情况(沟道层3是Al0.1Ga0.9N)与y1＝0时相比，电阻率增大4个数量级左右，漏极漏电流减小3个数量级左右。 
另一方面，二维电子气的迁移率在0≤y1≤0.1范围内几乎没有变化。这被认为是因为，随着AlN摩尔分数的增加而沟道层结晶性的劣化并不显著，并且由于AlN摩尔分数比较小，不会明显地发生由(混晶材料的情况下发生的)合金散射引起的迁移率变差。 
因此，在沟道层3在以满足x1＝0、0.01≤y1≤0.1组成范围的方式 形成的情况下，可实现二维电子气的迁移率高、且关态时漏极漏电流小的HEMT元件。 
另外，二维电子气的迁移率在y1＞0.1的范围开始减小，但与电阻率和漏极漏电流相比，其变化较缓慢。另一方面，y1值越大，关态耐压就越大，y1＞0.1范围内获得的关态耐压是y1＝0时的2倍以上。这是因为，随着沟道层3的带隙的增大，击穿电场也增大。 
因此，在沟道层3在以满足x1＝0、0.1≤y1≤0.3组成范围的方式形成的情况下，可实现关态时漏极漏电流小、且高耐压的HEMT元件。 
<外延基板和HEMT元件的制作方法> 
下面，对制备上述的沟道层3和势垒层5具有上述的组成范围的外延基板10A、以及使用这样的外延基板10A制备HEMT元件10的方法进行说明。 
此外，在下文中，以从一个基板1同时制备多个HEMT元件10的情况(制作多个的情况)为对象进行说明。 
外延基板10A的制备可使用公知的MOCVD炉进行。具体地，所使用的MOCVD炉的构成可向反应器内供给关于In、Al、Ga的有机金属(MO)原料气(TMI、TMA、TMG)、氨气、氢气和氮气。 
首先，准备例如(0001)面方位的直径为2英寸的6H-SiC基板等作为基板1，将该基板1设置于在MOCVD炉的反应器内配置的基座之上。在反应器内进行真空排气置换后，使反应器内压力保持在5kPa～50kPa之间的规定的值(例如30kPa)，同时在形成氢/氮混合流状态的氛围气之后，通过加热基座使基板升温。 
当基座温度达到缓冲层形成温度，即950℃～1250℃之间的规定温度(例如1050℃)时，将Al原料气和NH3气导入反应器内，形成作为缓冲层2的AlN层。 
形成AlN层后，使基座温度保持在规定的沟道层形成温度T1(℃)，根据沟道层3的组成向反应器内导入有机金属原料气和氨气，形成作为沟道层3的Inx1Aly1Gaz1N层(条件是x1＝0，0≤y1≤0.3)。这里，沟道层形成温度T1是从950℃≤T1≤1250℃的温度范围中、根据沟道层3的AlN摩尔分数y1的值确定的值。另外，对沟道层3形成时的反应器压力没有特别的限制，可从10kPa至大气压(100kPa)的范围内适当地选择。 
形成Inx1Aly1Gaz1N层后，接着，使基座温度保持在规定的势垒层形成温度T2(℃)，在反应器内形成氮气氛围气。这里，势垒层形成温度T2从650℃以上800℃以下的范围中、根据In组成比来确定。此时，使反应器内压力保持在1kPa～30kPa之间的规定的值(例如10kPa)。另外，反应器内压力为1kPa～20kPa之间的规定的值的情况下，可实现肖特基电极的逆流漏电流更小(肖特基接触特性更好)并且欧姆接触电阻低的HEMT元件10。这是由反应器压力降低、从而势垒层5的表面平坦性提高所带来的效果。 
然后，将氨气以及根据势垒层5的组成确定的流量比的有机金属原料气，以所谓的V/III比为3000以上20000以下之间的规定的值导入反应器内，使作为势垒层5的Inx2Aly2Gaz2N层形成为规定的厚度。此时，Inx2Aly2Gaz2N层形成为：具有满足(1)式～(5)式的Inx2αAly2αGaz2αN组成，并且，在表面附近部具有倾斜组成，在表面5a处具有Inx2βAly2βGaz2βN组成。另外，势垒层5的优选生长速度范围是0.01～0.1μm/h。 
另外，V/III比为3000以上7500以下范围的规定的值的情况下，沟道层3与势垒层5的界面I形成为：平均粗糙度在0.1nm～1nm的范围，势垒层5的表面的5μm×5μm视野中的均方根粗糙度在0.1nm～1nm的范围。 
另外，倾斜组成部分的形成可通过在使势垒层形成温度T2保持一定的情况下，根据倾斜组成来调整原料气的流量比来实现。或者，也可通过在使流量比保持一定的情况下，变动势垒层形成温度T2来实现。 
并且，在本实施方案中，在制作势垒层5时，有机金属原料的鼓泡用气、载气全部使用氮气。即，使原料气以外的氛围气都只是氮气。因此，反应器内的氮分压变大，所以即使是在800℃以下的氨分子分解速度比较低的温度域，In与氮的反应也能够高活性状态进行。结果，即使在势垒层5由含In氮化物构成的情况下，也能稳定地形成势垒层。并且，由于可使势垒层5的电子结构维持在理想的状态，所以，在二维电子气区域3e中，可实现生成高浓度的二维电子气。另外，在制作势垒层5时，若有意地在氛围气中混入氢气，则导致二维电子气浓度下降，所以是不优选的。 
形成势垒层5，则完成外延基板10A的制作。 
获得外延基板10A后，用它制作HEMT元件10。另外，以下各步骤由公知的方法实现。 
首先进行元件分离步骤，即，使用光刻法和RIE法在各个元件的边界位置蚀刻除去400nm左右的深度。该元件分离步骤是由一个外延基板10A获得多个HEMT元件10的必需步骤，但对本发明而言本质上不是必要的步骤。 
在进行元件分离步骤之后，在外延基板10A之上形成规定厚度(如10nm)的SiO2膜，然后用光刻法只蚀刻除去在源电极6和漏电极7的预定形成位置的SiO2膜，形成SiO2图案层。 
在形成SiO2图案层之后，用真空蒸镀法和光刻法，在各自的预定形成位置形成由Ti/Al/Ni/Au构成的源电极6和漏电极7。接着，为使源电极6和漏电极7的欧姆性良好，在650℃～1000℃之间的规定温度(如700℃)的氮气氛围气中进行数十秒(如30秒)的热处理。 
在该热处理后，用光刻法从SiO2图案层中除去栅电极8的预定形成位置的SiO2膜，然后用真空蒸镀法和光刻法在该预定形成位置形成由Pd/Au构成的栅电极8。栅电极8形成为肖特基性金属图案。 
通过以上过程，获得HEMT元件10。 
如上所述，根据本实施方案，通过使外延基板的势垒层的表面附近部具有倾斜组成，可实现势垒层与肖特基接触电极之间的肖特基接触特性与现有的相比有所改善的HEMT元件。具体地，通过使斜率x2β/x2α在0.9以上0.95以下，肖特基电极的逆方向漏电流降低至现有的约1/10左右以下。 
另外，如果以满足Inx1Aly1Gaz1N(条件是x1+y1+z1＝1，x1＝0，0≤y1≤0.3)的组成范围的方式形成沟道层，且以满足(1)式～(5)式确定的组成范围的方式确定势垒层的组成来制作外延基板，那么通过使用该外延基板可实现具有如下性质的HEMT元件：与内部应力相伴的应变被抑制，且可形成2×1013/cm2以上的、比现有的更高浓度的二维电子气区域。特别是，在以满足(6)式～(10)式确定的组成范围的方式来确定势垒层的组成并制作外延基板的情况下，可实现形成3×1013/cm2以上浓度的二维电子气区域的HEMT元件。 
<第二实施方案> 
<具有隔离层的HEMT元件> 
图7是示意性显示本发明的第二实施方案中的HEMT元件20的构成的截面模式图。HEMT元件20具有在第一实施方案中的HEMT元件10的沟道层3与势垒层5之间插入隔离层4的构成。对于除隔离层4以外的构成要素，则与第一实施方案中的HEMT元件10相同，所以省略其详细说明。另外，在下文中，对于基板1、缓冲层2、沟道层3、隔离层4和势垒层5积层形成的积层结构体，也称为外延基板20A。 
隔离层4是由III族氮化物以0.5nm～1.5nm范围的厚度形成的层，所述III族氮化物具有Inx3Aly3Gaz3N(x3+y3+z3＝1)组成、至少含有Al并且具有势垒层5的带隙以上的带隙。例如，在以x3＝0且0≤z3≤0.2形成隔离层4的情况下，形成了比任何势垒层5的带隙都大的隔离层4。优选地，隔离层4以x3＝0且0≤z3≤0.05的形式形成。此时，合金散射效应被抑制，二维电子气的浓度和迁移率提高。更优选地，隔离层4由AlN(x3＝0，y3＝1，z3＝0)形成。此时，隔离层4成为Al和N的二元系化合物，因此与含有Ga的三元系化合物的情况相比，合金散射效应被进一步抑制，二维电子气的浓度和迁移率进一步提高。 
另外，在关于该组成范围的讨论中，并不排除隔离层4含有杂质的情况。例如，在沟道层3含有上述浓度范围的氧原子或氮原子的情况下，隔离层4也可含有同样浓度范围的氧原子或氮原子。 
在具有隔离层4的这样的HEMT元件20中，在沟道层3与隔离层4的界面处(更详细地，是在沟道层3的所述界面附近)，形成存在高浓度二维电子气的二维电子气区域3e。如果HEMT元件20的沟道层3和势垒层5的组成范围以与第一实施方案中的HEMT元件10相同的方式确定，那么在HEMT元件20的二维电子气区域3e中，也会生成与对应组成的HEMT元件10相同程度的二维电子气。 
另外，在具有该隔离层4的HEMT元件20中，可实现比第一实施方案中的HEMT元件10更高的迁移率。在HEMT元件20中，可实现大致在1000～1400cm2/Vs左右的、比HEMT元件10高3倍以上的迁移率。 
另外，在以小于0.5nm的厚度形成隔离层4的情况下，层的形成不完全，不能充分实现二维电子气的封闭效果，在以大于1.5nm的厚度形成隔离层4的情况下，内部应力导致隔离层4本身的膜质劣化， 所以无法获得上述的高迁移率。 
由以上内容，通过使沟道层3以满足x1＝0、0.01≤y1≤0.1的组成范围的方式形成，实现二维电子气的迁移率高并且关态时漏极漏电流小的HEMT元件20。另一方面，通过使沟道层3以满足x1＝0、0.1＜y1≤0.3的组成范围的方式形成，实现关态时漏极漏电流小并且高耐压的HEMT元件20。另外，如上所述，这些内容对于没有隔离层4的HEMT元件10也同样成立。 
在具有隔离层4的这样的HEMT元件20中，通过使势垒层5的表面附近部具有满足0.9≤x2β/x2α≤0.95范围的倾斜组成，与第一实施方案一样，可使在栅电极8与势垒层5之间实现比现有的更好的肖特基接触特性。 
<具有隔离层的HEMT元件的制作> 
具有上述结构的HEMT元件20，除了隔离层4的形成过程之外，其余使用与第一实施方案中的HEMT元件10相同的方法进行制作。 
具体地说，在制作外延基板20A时，在形成到沟道层3之后， 
使基座温度为隔离层形成温度T3(但T3与T1大致相同)，使反应器内保持氮气氛围气，使反应器压力为10kPa后，将有机金属原料气与氨气导入反应器内，使作为隔离层4的Inx3Aly3Gaz3N层形成为规定的厚度。 
然后，在这样形成隔离层4之后，以与制作上述外延基板10A的步骤相同的方式制作势垒层5。 
另外，如上所述，沟道层形成温度T1在950℃≤T1≤1250℃范围内设定，另一方面，势垒层形成温度T2在650℃≤T2≤800℃范围内根据势垒层5的InN摩尔分数来设定。并且，隔离层形成温度T3(℃)也被设定成与沟道层形成温度T1(℃)大致相同。因此，要形成势垒层5，就必须在沟道层3或隔离层4形成之后降低基座温度。在未设有隔离层4的第一实施方案中的HEMT元件10的制作过程中，由于上述降温时沟道层3的表面保持裸露状态，所以氛围气气体可导致该表面被蚀刻。与此相反，如本实施方案所述，在与沟道层形成温度T1大致相同的隔离层形成温度T3下形成隔离层4的情况下，在隔离层4形成后降低基座温度，所以隔离层4起到沟道层3表面的保护层的作用。这也被认为有助于提高二维电子气的迁移率。 
如上所述，根据本实施方案，在诸如第一实施方案中的HEMT元件等沟道层和势垒层的组成确定的HEMT元件中，通过在沟道层与势垒层之间设置隔离层，可实现如第一实施方案中的HEMT元件一样具有高的二维电子气浓度并且二维电子气的迁移率提高的HEMT元件。 
实施例
(实施例1) 
在本实施例中，制作了势垒层的表面附近部的In组成分布不同的6种(样品No.1～No.6)外延基板，并且评价各自的肖特基接触特性。 
在制作外延基板时，首先，准备多张(0001)面方位的直径为3英寸的6H-SiC基板作为基板。将这些基板分别设置于MOCVD炉反应器内，真空排气置换后，使反应器内压力为30kPa，形成氢/氮混合流状态的氛围气。接着，通过加热基座使基板升温。 
在基座温度达到1050℃后，将Al原料气和氨气导入反应器内，形成作为缓冲层的厚度为200nm的AlN层。 
然后，使基座温度保持在作为沟道层形成温度T1(℃)的1080℃，使作为Ga原料气的TMG(三甲基镓)和氨气以规定的流量比导入反应器内，使作为沟道层的GaN层以2μm的厚度形成。 
得到沟道层后，保持基座温度，使反应器压力为10kPa后，通过将作为Al原料气的TMA(三甲基铝)和氨气导入反应器内，从而使作为隔离层4的AlN层以1.2nm的厚度形成。 
形成隔离层后，使基座温度保持在作为势垒层形成温度T2(℃)的800℃，在反应器内形成氮氛围气后，使反应器压力为10kPa。接着，使TMA和作为IN原料气的TMI(三甲基铟)和氨气以规定的流量比导入反应器内，开始形成具有In0.16Al0.84N组成的势垒层。对于5号以外的样品，在势垒层厚度达到约8nm的时间点改变TMA和TMI的流量比，使势垒层的表面附近部具有倾斜组成。对于每个样品，形成具有16nm厚度的势垒层。 
另外，有机金属原料的鼓泡用气以及载气全部使用氮气。并且，V/III比为5000。 
在势垒层形成后，使基座温度降至室温附近，使反应器内恢复至大气压，然后取出制作的外延基板。 
对于获得的6种样品，使用截面TEM(透射电子显微镜)和EDS (能量色散型X射线分析装置)，评价势垒层的In组成比的分布。图8是由该评价获得的、实施例1中各个样品的势垒层中的In组成比的分布图。 
接着，为了研究肖特基接触特性，使用6种外延基板制作同心圆型肖特基二极管。 
具体地说，首先，形成由Ti/Al/Ni/Au(膜厚度分别为25/75/15/100nm)构成的多层金属电极，作为位于同心圆电极图案外侧的阴极欧姆电极。对于该欧姆电极，为使其接触特性良好，在700℃的氮气氛围气中进行30秒的热处理。 
之后，形成由Pt/Au(膜厚度分别为20/200nm)构成的多层金属电极，作为位于同心圆图案内侧的阳极肖特基电极。另外，使肖特基电极的直径为200μm，使其与欧姆电极的电极间隔为20μm。 
对于获得的各个同心圆型肖特基二极管，为评价其肖特基接触特性，测定了电流-电压特性。图9是列表显示各个样品的肖特基接触特性的评价结果的图。 
如图9所示，确认了斜率x2β/x2α在0.9以上0.95以下的情况下，与不满足该范围的情况相比，理想因子(n值)接近1，并且肖特基电极的逆方向漏电流(施加20V时)也更小。即确认了在满足0.9≤x2β/x2α≤0.95的情况下，获得了良好的肖特基接触特性。 
(实施例2和比较例) 
作为实施例2，使势垒层基部的组成有各种不同，另一方面，使斜率固定为0.95，制作共计17种肖特基二极管。并且，作为比较例，与实施例2相对应地制作表面附近部没有倾斜组成而是具有与基部相同组成的17种肖特基二极管。对各个样品评价理想因子和施加20V时的肖特基电极的逆方向漏电流。 
在实施例2的样品中，将自势垒层表面起6nm的范围作为倾斜组成范围，朝向表面使In组成比单调增加。该倾斜组成的实现是通过调整作为原料气的TMG、TMA和TMI的流量比来进行的。 
另外，对于肖特基二极管的制作和评价，以与实施例1同样的方式进行。 
图10是列表显示实施例2的样品的势垒层基部的组成(也是比较例的样品的势垒层整体的组成)、以及对于实施例2和相应比较例的样 品的理想因子和肖特基电极的逆方向漏电流的测定结果的图。 
由图10可以确认，在实施例2的所有样品中，理想因子均在1.1以下，与此相比，比较例中的样品的理想因子最小也有1.36，并且，在实施例2的样品中，肖特基电极的逆方向漏电流减小至比较例的约1/10左右以下。即，确认了实施例2中的样品具有良好的肖特基二极管特性。 

Claims (12)

1.一种半导体元件用外延基板，具有：
基底基板；
由至少含有Al和Ga、组成为Inx1Aly1Gaz1N(x1+y1+z1＝1)的第一III族氮化物构成的沟道层；
由至少含有In和Al、组成为Inx2Aly2Gaz2N(x2+y2+z2＝1)的第二III族氮化物构成的势垒层，
其特征在于，上述势垒层包括表面、从所述表面起在深度方向规定距离范围以内的表面附近部以及从所述表面起在深度方向的距离大于规定距离范围的基部，所述表面的In组成比相对于所述基部的In组成比要小。
2.权利要求1所述的半导体元件用外延基板，其特征在于，所述规定距离范围大于等于6nm，在将上述基部的上述第二III族氮化物的组成表示为Inx2αAly2αGaz2αN(x2α+y2α+z2α＝1)、将上述表面附近部的上述第二III族氮化物的组成表示为Inx2βAly2βGaz2βN(x2β+y2β+z2β＝1)的情况下，0.9≤x2β/x2α≤0.95。
3.权利要求1或2所述的半导体元件用外延基板，其特征在于，上述第一III族氮化物的组成在由x1＝0、0≤y1≤0.3所确定的范围内，并且，
上述第二III族氮化物的组成是在以InN、AlN和GaN为顶点的三元状态图上，根据上述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内：
【数1】：
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78
【数2】：
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【数3】：
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【数4】：
z 2＝0
【数5】：
Figure FSA00000228828600021
4.权利要求3所述的半导体元件用外延基板，其特征在于，上述第二III族氮化物的组成是在以InN、AlN和GaN为顶点的三元状态图上，根据上述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内：
【数6】：
x 2 = y 2 - ( 0.5 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.5 - 0.5 y 1 ) 2.78
【数7】：
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【数8】：
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【数9】：
z 2＝0
【数10】：
Figure FSA00000228828600025
5.权利要求1至4中任一项所述的半导体元件用外延基板，其特征在于，上述第一III族氮化物是GaN。
6.权利要求1至5中任一项所述的半导体元件用外延基板，其特征在于，在上述沟道层与上述势垒层之间还具有隔离层，所述隔离层由至少含有Al、组成为Inx3Aly3Gaz3N(x3+y3+z3＝1)的第三III族氮化物所构成，所述隔离层具有比上述势垒层大的带隙能。
7.权利要求6所述的半导体元件用外延基板，其特征在于，上述第三III族氮化物的组成在由x3＝0、0≤z3≤0.05确定的范围内。
8.权利要求7所述的半导体元件用外延基板，其特征在于，上述第三III族氮化物是AlN。
9.一种半导体元件，是在权利要求1至8中任一项所述的半导体元件用外延基板的上述势垒层之上设置源电极、漏电极和栅电极而形成的。
10.一种半导体元件用外延基板的制作方法，包括：
沟道层形成步骤，即在基底基板之上形成由第一III族氮化物构成的沟道层，所述第一III族氮化物至少含有Al和Ga、具有Inx1Aly1Gaz1N(x1+y1+z1＝1)的组成；
势垒层形成步骤，即在上述沟道层之上形成由第二III族氮化物构成的势垒层，所述第二III族氮化物至少含有In和Al、具有Inx2Aly2Gaz2N(x2+y2+z2＝1)的组成，
其特征在于，在上述势垒层形成步骤中，上述势垒层包括表面、从所述表面起在深度方向规定距离范围以内的表面附近部以及从所述表面起在深度方向的距离大于规定距离范围的基部，其形成方式为：所述表面的In组成比相对于所述基部的In组成比要小。
11.权利要求10所述的半导体元件用外延基板的制作方法，其特征在于，在上述势垒层形成步骤中，以下述方式形成上述势垒层：
所述规定距离范围大于等于6nm，在将上述基部的上述第二III族氮化物的组成表示为Inx2αAly2αGaz2αN(x2α+y2α+z2α＝1)、将上述表面附近部的上述第二III族氮化物的组成表示为Inx2βAly2βGaz2βN(x2β+y2β+z2β＝1)的情况下，满足0.9≤x2β/x2α≤0.95。
12.权利要求10或11所述的半导体元件用外延基板的制作方法，其特征在于，上述第一III族氮化物的组成从由x1＝0、0≤y1≤0.3确定的范围内选择，并且
上述第二III族氮化物的组成从在以InN、AlN和GaN为顶点的三元状态图上，根据上述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内选择：
【数11】：
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78
【数12】：
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【数13】：
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
数14：
z 2＝0
数15：
Figure FSA00000228828600043
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629718B2 (en) 2018-09-20 2020-04-21 Globalwafers Co., Ltd. III-nitride epitaxial structure

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2259287A4 (en) * 2008-03-24 2012-08-15 Ngk Insulators Ltd EPITACTICAL SUBSTRATE FOR A SEMICONDUCTOR COMPONENT, SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING AN EPITACTICAL SUBSTRATE FOR A SEMICONDUCTOR COMPONENT
CN101981677B (zh) * 2008-03-24 2013-10-30 日本碍子株式会社 半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法
JP5810293B2 (ja) * 2010-11-19 2015-11-11 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
WO2013011617A1 (ja) * 2011-07-15 2013-01-24 パナソニック株式会社 半導体装置及びその製造方法
EP2819152A4 (en) * 2012-02-23 2015-10-14 Ngk Insulators Ltd SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SAME
US8860091B2 (en) 2012-04-16 2014-10-14 Hrl Laboratories, Llc Group III-N HFET with a graded barrier layer
WO2014024310A1 (ja) * 2012-08-10 2014-02-13 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
WO2015068448A1 (ja) * 2013-11-06 2015-05-14 シャープ株式会社 窒化物半導体
JP6242238B2 (ja) * 2014-02-26 2017-12-06 学校法人 名城大学 窒化物半導体多元混晶の製造方法
JP6304304B2 (ja) * 2016-05-13 2018-04-04 富士通株式会社 化合物半導体装置及びその製造方法
JP6790868B2 (ja) * 2017-01-24 2020-11-25 富士通株式会社 化合物半導体装置及び化合物半導体装置の製造方法
FR3084966B1 (fr) * 2018-08-13 2020-07-17 Exagan Transistor a haute mobilite electronique

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124435A1 (en) * 2002-12-27 2004-07-01 General Electric Company Homoepitaxial gallium-nitride-based electronic devices and method for producing same
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
CN1998085A (zh) * 2004-05-20 2007-07-11 克里公司 制作具有再生长欧姆接触区的氮化物基晶体管的方法以及具有再生长欧姆接触区的氮化物基晶体管

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9503630D0 (sv) * 1995-10-18 1995-10-18 Abb Research Ltd A semiconductor device having a heterojunction
EP1446135B1 (en) * 2001-09-17 2007-07-25 Phytos Inc. Standardized extracts of scutellaria lateriflora
KR101129438B1 (ko) * 2005-06-10 2012-03-27 삼성전자주식회사 표시 기판, 이를 구비한 표시 패널의 검사 장치 및 방법
JP2007088252A (ja) * 2005-09-22 2007-04-05 Toyoda Gosei Co Ltd 電界効果トランジスタ
JP5041701B2 (ja) * 2005-12-07 2012-10-03 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124435A1 (en) * 2002-12-27 2004-07-01 General Electric Company Homoepitaxial gallium-nitride-based electronic devices and method for producing same
CN1998085A (zh) * 2004-05-20 2007-07-11 克里公司 制作具有再生长欧姆接触区的氮化物基晶体管的方法以及具有再生长欧姆接触区的氮化物基晶体管
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629718B2 (en) 2018-09-20 2020-04-21 Globalwafers Co., Ltd. III-nitride epitaxial structure

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