CN101964330B - 阵列基板及其制造方法 - Google Patents

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Abstract

阵列基板及其制造方法。一种制造阵列基板的方法包括以下步骤：形成缓冲层；在所述缓冲层上形成栅极、在所述栅极上形成栅绝缘层、以及在所述栅绝缘层上形成有源层，所述栅极包括底部图案、中间图案和顶部图案；形成层间绝缘层，第一接触孔和第二接触孔分别露出所述有源层的两侧；形成第一屏障图案和第二屏障图案、第一欧姆接触图案和第二欧姆接触图案、源极、漏极以及数据线；形成包括露出所述栅极的栅接触孔的第一钝化层；在所述第一钝化层上形成选通线，并且选通线通过所述栅接触孔来接触所述栅极；在所述选通线上形成第二钝化层；以及在所述第二钝化层上形成像素电极，并且像素电极接触所述漏极。

Description

阵列基板及其制造方法
技术领域
本发明涉及阵列基板，更具体地说，涉及能够防止对有源层的损坏并具有优良属性的阵列基板及该阵列基板的制造方法。
背景技术
本申请要求2009年7月24日提交的韩国专利申请No.10-2009-0067742的优先权，此处以引证的方式并入其内容。
随着社会进入信息时代，引入了在薄外形、轻重量和低功耗等方面具有优良性能的平板显示设备。
在这些设备中，因为有源矩阵型液晶显示(LCD)设备具有高对比度和适合于显示运动图像的特性，所以有源矩阵型液晶显示(LCD)设备被广泛用于笔记本型计算机、监视器、TV等来替代阴极射线管(CRT)。
另一方面，因为有机电致发光显示(OELD)设备具有高亮度和低驱动电压，所以有机电致发光显示(OELD)设备也被广泛使用。此外，由于OELD设备是自发光型，所以OELD设备具有高对比度、薄外形以及快响应时间。
LCD设备和OELD设备都需要阵列基板，在该阵列基板中，位于各像素中以用于控制像素的作为开关元件的薄膜晶体管(TFT)被导通和截止。
图1是示出相关技术的阵列基板的一个像素区域的截面图。在图1中，栅极15形成在基板11上，并且形成在其中将形成TFT Tr的开关区域TrA中。沿第一方向形成连接到栅极15的选通线(未示出)。栅绝缘层18形成在栅极15和选通线上。包括本征非晶硅的有源层22和掺杂非晶硅的欧姆接触层26的半导体层28形成在栅绝缘层18上，并且形成在开关区域TrA中。源极36和漏极38形成在半导体层28上，并且形成在开关区域TrA中。源极36与漏极38隔开。沿第二方向形成连接到源极36的数据线33。数据线33与选通线交叉以限定像素区域P。栅极15、栅绝缘层18、半导体层28、源极36和漏极38构成TFT Tr。
包括漏接触孔45的钝化层42被形成来覆盖TFT Tr。在钝化层42上，形成通过漏接触孔45而连接到漏极38的像素电极50。在图1中，由与欧姆接触层26和有源层22相同的材料分别形成的第一和第二图案27和23形成在数据线33下方。
在TFT Tr的半导体层28中，本征非晶硅的有源层22具有厚度差。即，有源层22在中央部分具有第一厚度t1，而在侧部具有第二厚度t2。第一厚度t1与第二厚度t2不同。有源层22的厚度差使TFT Tr的属性劣化。有源层22的厚度差是由参照图2A到2E解释的制造工序造成的。
图2A到2E是例示相关技术的阵列基板的制造工序的截面图。为了便于解释，未示出有源层下方的栅极和栅绝缘层。
在图2A中，在基板11上顺序形成本征非晶硅层20、掺杂非晶硅层24和金属层30。然后，通过涂敷光刻胶(PR)材料在金属层30上形成PR层(未示出)。PR层使用曝光掩模来进行曝光，并且被显影以形成具有第三厚度的第一PR图案91，和具有小于第三厚度的第四厚度的第二PR图案92。第一PR图案91覆盖金属层30的形成有源极和漏极的部分，而第二PR图案92覆盖源极和漏极之间的空间。第一PR图案91被定位在第二PR图案92的两侧。金属层30的其它部分被露出。
在图2B中，使用第一和第二PR图案91和92作为蚀刻掩模，来对露出的金属层30以及露出的金属层30下方的(图2A的)掺杂非晶硅层24和(图2A的)本征非晶硅层20进行蚀刻。结果，在基板11上形成有源层22、掺杂非晶硅图案25和源漏图案31。
在图2C中，对(图2B的)第一和第二PR图案91和92执行灰化工序，使得去除具有第四厚度的第二PR图案92。第一PR图案91被部分去除，以使得具有小于第一PR图案91的厚度的第三PR图案93形成在源漏图案31上。通过去除第二PR图案92来露出源漏图案31的中央部分。
在图2D中，对(图2C的)源漏图案31的露出的中央部分进行蚀刻，以形成相互隔开的源极和漏极36和38。结果，通过源极和漏极36和38来露出掺杂非晶硅图案25的中央部分。
在图2E中，在(图2D的)掺杂非晶硅图案25上执行干刻工序以去除掺杂非晶硅图案25。结果，在源极和漏极36和38下方形成欧姆接触层26。
在这种情况中，将干刻工序执行相对长的时间，以完全去除通过源极和漏极36和38之间的空间而露出的掺杂非晶硅图案25。结果，有源层22的位于被去除的掺杂非晶硅图案25下面的中央部分通过干刻工序被部分去除，使得有源层22具有厚度差(t1≠t2)。如果干刻工序未被执行足够长的时间，则掺杂非晶硅图案25部分地残留在有源层22上，使得(图1的)TFT Tr的属性严重劣化。有源层22的厚度差是上述阵列基板的制造工序所无法避免的结果。
此外，因为有源层22在干刻工序期间被部分去除，所以用于有源层22的本征非晶硅层20应该被形成为具有1000埃以上的足够厚度，使得在生产成本和制造时间上存在缺点。
TFT Tr对于阵列基板来说是非常重要的元件。TFT Tr位于各个像素区域内并且连接到选通线和数据线，使得通过TFT Tr将信号选择性地提供给各个像素区域内的像素电极。遗憾的是，因为TFT Tr的有源层由本征非晶硅形成，所以存在一些问题。例如，当光照射到有源层上或者电场被施加到有源层时，有源层变为亚稳态，使得TFT Tr存在安全性的问题。此外，因为有源层的沟道中的载流子的迁移率相对较低，所以包括本征非晶硅的有源层的TFT Tr并不适于作为OELD设备的驱动元件。
为了解决这些问题，引入了包括多晶硅的有源层的TFT，该多晶硅是通过使用激光束进行结晶工序从本征非晶硅结晶而来的。然而，参照图3，该图3是示出用于相关技术的阵列基板的包括多晶硅的半导体层55的TFT Tr的截面图，其中半导体层55包括第一区55a和位于第一区55a两侧的第二区55b。应该将高浓度杂质掺入半导体层55的第二区55b中。因此，需要用于第二区55b的掺杂工序以及用于该掺杂工序的注入装置(implant apparatus)，使得严重增加了生产成本。此外，还需要新的生产线。
发明内容
因此，本发明涉及一种阵列基板及其制造方法，其能够基本上克服因相关技术的局限和缺点带来的一个或更多个问题。
本发明的附加特征和优点将在下面的描述中描述且将从描述中部分地显现，或者可以通过本发明的实践来了解。通过书面的说明书及其权利要求以及附图中特别指出的结构可以实现和获得本发明的目的和其它优点。
为了实现这些和其它优点，按照本发明的目的，作为具体和广义的描述，一种制造阵列基板的方法包括以下步骤：在包括像素区域的基板上形成无机绝缘材料的缓冲层；在所述缓冲层上形成栅极、在所述栅极上形成栅绝缘层、并且在所述栅绝缘层上形成有源层，所述栅极包括掺杂多晶硅的底部图案、硅化物的中间图案和第一金属材料的顶部图案，并且所述栅极位于所述像素区域中的开关区域内；在所述有源层上形成层间绝缘层，并且所述层间绝缘层包括第一接触孔和第二接触孔，所述第一接触孔和所述第二接触孔分别露出所述有源层的两侧；形成分别通过所述第一接触孔和所述第二接触孔来接触所述有源层的两侧的第一屏障图案和第二屏障图案、分别位于所述第一屏障图案和所述第二屏障图案上的第一欧姆接触图案和第二欧姆接触图案、位于所述第一欧姆接触图案上的源极、位于所述第二欧姆接触图案上的漏极、以及连接所述源极的数据线；在所述源极、所述漏极和所述数据线上形成第一钝化层，并且所述第一钝化层包括露出所述栅极的栅接触孔；在所述第一钝化层上形成选通线，并且所述选通线通过所述栅接触孔来接触所述栅极，所述选通线与所述数据线交叉以限定所述像素区域；在所述选通线上形成第二钝化层，并且所述第二钝化层包括露出所述漏极的漏接触孔；以及在所述第二钝化层上形成像素电极，并且所述像素电极通过所述漏接触孔来接触所述漏极。
在另一方面，一种阵列基板包括：无机绝缘层的缓冲层，其位于包括像素区域的基板上；栅极，其位于所述缓冲层上且位于所述像素区域中的开关区域内，所述栅极包括掺杂多晶硅的底部图案、硅化物的中间图案和金属材料的顶部图案；栅绝缘层，其位于所述栅极上；有源层，其位于所述栅绝缘层上，并且露出所述栅绝缘层的侧部，所述有源层由本征多晶硅形成；层间绝缘层，其位于所述有源层上，并且包括第一接触孔和第二接触孔，所述第一接触孔和所述第二接触孔分别露出所述有源层的两侧；第一屏障图案和第二屏障图案，所述第一屏障图案和第二屏障图案分别通过所述第一接触孔和所述第二接触孔来接触所述有源层的两侧；第一欧姆接触图案和第二欧姆接触图案，所述第一欧姆接触图案和第二欧姆接触图案分别位于所述第一屏障图案和所述第二屏障图案上；源极，其位于所述第一欧姆接触图案上；漏极，其位于所述第二欧姆接触图案上；数据线，其连接所述层间绝缘层上的源极；第一钝化层，其位于所述源极、所述漏极和所述数据线上，并且包括露出所述栅极的栅接触孔；选通线，其位于所述第一钝化层上，并通过所述栅接触孔来接触所述栅极，所述选通线与所述数据线交叉以限定所述像素区域；第二钝化层，其位于所述选通线上，并且包括露出所述漏极的漏接触孔；以及像素电极，其位于所述第二钝化层上，并且通过所述漏接触孔来接触所述漏极。
应当理解，上述一般描述和下述详细描述是示例性和说明性的，且旨在提供所要求保护的本发明的进一步解释。
附图说明
附图被包括在本说明书中以提供对本发明的进一步理解，并结合到本说明书中且构成本说明书的一部分，附图示出了本发明的实施方式，且与说明书一起用于解释本发明的原理。
图1是示出相关技术的阵列基板的一个像素区域的截面图；
图2A到2E是例示相关技术的阵列基板的制造工序的截面图；
图3是示出用于相关技术的阵列基板的包括多晶硅的半导体层的TFT的截面图；以及
图4A到4M是示出根据本发明的阵列基板的制造工序的截面图。
具体实施方式
下面将详细描述本发明的优选实施方式，在附图中例示出了其示例。
图4A到4M是示出根据本发明的阵列基板的制造工序的截面图。在像素区域内限定了其中将形成TFT的开关区域。限定了其中将形成栅焊盘电极和辅助栅焊盘电极的栅焊盘区以及其中将形成数据焊盘电极和辅助数据焊盘电极的数据焊盘区。
首先，如图4A中所示，通过沉积诸如硅氧化物或硅氮化物这样的无机绝缘材料，在基板101上形成缓冲层102。例如，基板101可以是透明玻璃基板。在本发明中需要固相结晶(SPC)工序，来将非晶硅结晶成多晶硅层。SPC工序在约600℃到800℃的温度下进行。当在没有缓冲层102的情况下将基板101暴露于SPC工序的工序温度下时，碱离子从基板101扩散到多晶硅层，使得多晶硅层的属性劣化。为了防止此问题，需要缓冲层102。缓冲层102的厚度约为1000到3000埃。
接着，通过沉积掺杂非晶硅在缓冲层102上形成第一掺杂非晶硅层103。第一掺杂非晶硅层103的厚度约为500到1000埃。通过沉积第一金属材料在第一掺杂非晶硅层103上形成第一金属层106。当暴露于SPC工序温度下时，第一金属材料能够与硅层一起在它们的界面处形成硅化物层，以降低接触电阻。例如，第一金属材料可以包括钼(Mo)或钛(Ti)。第一金属层106的厚度在约1000埃以下。优选地，厚度为约100到500埃，以防止基板101由于SPC工序而弯曲。在实验中，当第一金属层106的厚度在约1000埃以上时，在进行了SPC工序之后，由于第一金属层106的膨胀与收缩，基板101具有不平的表面。在具有不平的表面的基板101上会产生未对准问题。为了防止此问题，第一金属层106的厚度约为100到500埃。
通过沉积诸如硅氧化物或硅氮化物这样的无机绝缘材料，在第一金属层106上形成第一无机绝缘层108。第一无机绝缘层108的厚度约为500到4000埃。通过沉积本征非晶硅在第一无机绝缘层108上形成本征非晶硅层111。本征非晶硅层111的厚度约为300到1000埃。在相关技术的阵列基板中，因为针对欧姆接触层进行的干刻工序会部分地去除有源层，本征非晶硅的有源层的厚度应该在1000埃以上。然而，因为本征非晶硅层111未暴露于干刻工序中，所以本征非晶硅层111具有能够用作有源层的厚度。即，本征非晶硅层111具有约为300到1000埃的相对较小的厚度，使得能够减少生产成本和制造时间。
接着，如图4B中所示，为了改善(图4A的)本征非晶硅层111的迁移率属性，执行SPC工序。通过SPC工序使本征非晶硅层111结晶，以形成本征多晶硅层112。例如，SPC工序是热结晶工序或者交变磁场结晶工序。在热结晶工序中，在约600℃到800℃的温度下对本征非晶硅层111进行加热。在交变磁场结晶工序中，在约600℃到700℃的温度下，使用交变磁场结晶装置来使本征非晶硅层111结晶。
通过SPC工序，不仅使本征非晶硅层111结晶，还使(图4A的)第一掺杂非晶硅层103结晶，以形成掺杂多晶硅层104。
在进行SPC工序期间，基板101、缓冲层102、第一掺杂非晶硅层103、第一无机绝缘层108、掺杂非晶硅层111以及第一金属层106会热膨胀和热收缩。因为基板101、缓冲层102、第一掺杂非晶硅层103、第一无机绝缘层108以及掺杂非晶硅层111的主要成分(compound)是硅，所以它们的热膨胀和热收缩的程度基本相同。因此，即使它们的厚度发生变化，也不存在变形问题。然而，因为由Mo或Ti形成的第一金属层106具有不同于基板101的热膨胀和热收缩，所以如果第一金属层106的厚度相对较大，则在进行SPC工序期间基板101中存在变形问题。如上所述，如果第一金属层106的厚度在1000埃以上，则在SPC工序期间基板101中存在变形问题。在本发明中，为了防止此问题，第一金属层106具有相对较小的厚度。第一金属层106的厚度在500埃以下。
另一方面，在掺杂多晶硅层104和第一金属层106之间形成硅化物层120。在SPC工序期间，第一金属层106的第一金属材料和第一掺杂非晶硅层103的掺杂非晶硅在它们的界面处扩散并且混合，使得在掺杂多晶硅层104和第一金属层106之间形成由硅化钼或硅化钛形成的硅化物层120。硅化物层120的厚度约为10到50埃。由于硅化物层120而减小了掺杂多晶硅层104和第一金属层106之间的接触电阻，使得改善了掺杂多晶硅层104的导电性。
接着，如图4C中所示，通过涂敷光刻胶(PR)材料在本征非晶硅层112上形成PR层(未示出)。将包括透射部分、遮挡部分和半透射部分的曝光掩模(未示出)设置在PR层上方。半透射部分的透光率小于透射部分的透光率而大于遮挡部分的透光率。半透射部分由狭缝或多个涂敷层形成。该曝光掩模可以被称为半色调掩模。PR层通过曝光掩模进行曝光，并且被显影以形成具有第一厚度的第一和第二PR图案191a与191b，以及具有大于第一厚度的第二厚度的第三PR图案191c。第一到第三PR图案191a到191c对应于(图4M的)栅极114。第三PR图案191c对应于(图4M的)栅极114和有源层115的中部，而第一和第二PR图案191a和191b分别对应于栅极114的两侧。即，第三PR图案191c位于第一和第二PR图案191a和191b之间。开关区域TrA中的本征多晶硅层112被第一到第三PR图案191a到191c覆盖，而其它区域中的本征多晶硅层112被露出。
第一和第二PR图案191a和191b具有不同的宽度，使得(图4M的)栅极114、(图4M的)栅绝缘层109和(图4M的)有源层115的边缘具有台阶状。结果，防止了(图4M的)层间绝缘层122变松散。此外，第一PR图案191a的宽度大于第二PR图案191b的宽度，以提供使(图4M的)栅极114与(图4M的)选通线145接触的区域。因为栅极114和选通线145由不同层形成，所以需要使选通线145接触到栅极114的接触孔。
接着，如图4D中所示，对(图4C的)露出的本征多晶硅层112以及露出的本征多晶硅层112下方的(图4C的)第一无机绝缘层108、(图4C的)第一金属层106、(图4C的)硅化物层120和(图4C的)第一掺杂多晶硅层104顺序地进行蚀刻，以在缓冲层102上形成栅极114、在栅极114上形成栅绝缘层109、以及在栅绝缘层109上形成本征多晶硅图案113。栅极114、栅绝缘层109以及本征多晶硅图案113位于开关区域TrA中。栅极114包括三层，即(图4C的)第一掺杂多晶硅层104、(图4C的)硅化物层120以及(图4C的)第一金属层106，并且栅极114具有岛状。
在本发明中，栅极114由掺杂多晶硅形成以解决下面的问题。在底栅型TFT的制造工序中，通过对具有低电阻属性的金属材料进行沉积并构图，以在基板上形成选通线和栅极，并且在栅极上方形成非晶硅的半导体层，而栅绝缘层夹在它们之间。为了使半导体层结晶，在相对较高的温度(例如，600℃以上)下执行SPC工序。在SPC工序期间，金属材料的栅极和选通线变形。或者，栅极由于SPC工序期间的热效应而突起穿过栅绝缘层，使得栅极接触到本征多晶硅层。这可以称为刺突问题(spike problem)。然而，因为在本发明中栅极114由掺杂多晶硅形成，所以不存在问题。
栅极114包括掺杂多晶硅的底部图案105、硅化物的中间图案121和第一金属材料的顶部图案107。尽管栅极114包括第一金属材料，但是在具有(图4M的)有源层115的栅极104中不存在刺突问题，这是因为第一金属材料的顶部图案107太薄。此外，因在形成在基板101的整个表面上的(图4C的)第一金属层106上执行SPC工序，所以不会发生变形问题。
相对于相关技术的包括金属材料的栅极，包括掺杂多晶硅的栅极具有更低的导电性。然而，当掺杂多晶硅层的厚度范围在500到1000埃之内时，掺杂多晶硅层的电阻基本上与诸如氧化铟锡(ITO)和氧化铟锌(IZO)这样的透明导电材料类似。厚度为500到1000埃的掺杂多晶硅层的电阻为每单位面积150到230ohm。因此，当掺杂多晶硅层用于栅极时，不存在问题。此外，因为栅极114包括硅化物的中间图案121、第一金属材料的顶部图案107以及掺杂多晶硅的底部图案105，所以栅极114具有提高的导电性。包括掺杂多晶硅的底部图案105、硅化物的中间图案121和第一金属材料的顶部图案107的栅极114的电阻在每单位面积150ohm以下。
接着，如图4E中所示，对(图4D的)第一到第三PR图案191a到191c执行灰化工序，以去除第一和第二PR图案191a和192b，并从第三PR图案191c中形成第四PR图案191d。结果，通过去除第一和第二PR图案191a和191b来露出本征多晶硅层113的两侧。如上所述，因为第一PR图案191a具有大于第二PR图案191b的宽度，所以本征多晶硅层113的左侧露出部分的面积大于本征多晶硅层113的右侧露出部分的面积。
接着，如图4F中所示，对(图4E的)露出的本征多晶硅层113进行蚀刻，以露出栅绝缘层109的边缘，并从第四PR图案191d下方的本征多晶硅层113中形成有源层115。相对于栅极114的中心，有源层115向栅极114的右侧偏向(lean)。
接着，如图4G中所示，在(图4F的)第四PR图案191d上执行剥离工序，以去除第四PR图案191d并露出有源层115。
接着，如图4H中所示，通过沉积硅氧化物和硅氮化物之一或二者，在有源层115上形成第二无机绝缘层(未示出)。即，第二无机绝缘层具有单层结构或双层结构。第二无机绝缘层的厚度等于或大于栅极114与栅绝缘层109的厚度之和。如果第二无机绝缘层的厚度小于栅极114与栅绝缘层109的厚度之和，则第二无机绝缘层会在栅极114与栅绝缘层109的端部具有不连续部分。栅极114的厚度范围在约600到1500埃之内，并且栅绝缘层109的厚度范围在约500到4000埃之内。因此，第二无机绝缘层的厚度等于或大于约1100到5500埃的厚度。例如，当栅极114的厚度约为1000埃而栅绝缘层109的厚度约为2000埃时，第一无机绝缘层的厚度至少约为3000埃。
通过掩模工序来对第二无机绝缘层进行构图，以形成包括两个接触孔123的层间绝缘层122，该掩模工序包括形成PR层的步骤、使用曝光掩模来对PR层进行曝光的步骤、显影PR层以形成PR图案的步骤、将PR图案用作蚀刻掩模来蚀刻第二无机绝缘层的步骤、以及剥离PR图案的步骤。通过接触孔123来露出有源层115的两个侧部。用层间绝缘层122的位于接触孔123之间的部分来覆盖有源层155的中央部分。覆盖有源层155的中央部分的层间绝缘层122用作蚀刻阻挡件。
接着，如图4I中所示，通过沉积本征非晶硅，在层间绝缘层122上形成厚度约为50到300埃的屏障层(未示出)。随后，通过分别沉积掺杂非晶硅和第二金属材料，在屏障层上形成第二掺杂非晶硅层(未示出)和第二金属层(未示出)。第二掺杂非晶硅层的厚度约为100到300埃。本征非晶硅和本征多晶硅之间的接触强度大于掺杂非晶硅和本征多晶硅之间的接触强度。因此，本征非晶硅的屏障层被定位在有源层115和第二掺杂非晶硅层之间，以提高本征多晶硅的有源层115和第二掺杂非晶硅层之间的接触强度。此外，本征多晶硅的有源层115和第二掺杂非晶硅层之间的接触电阻由于本征非晶硅的屏障层而减小。第二金属层被堆叠在第二掺杂非晶硅层上，并且由钼(Mo)、铬(Cr)和钼钛合金(MoTi)之一形成。
尽管未示出，但是在将屏障层形成在层间绝缘层122上之前，可以执行使用缓冲氧化物蚀刻剂的清理工序。该清理工序可以称为BOE清理工序。(图4a的)本征非晶硅层111在600℃到800℃的高温下直接暴露于SPC工序中，以形成有源层115。结果，热氧化层(未示出)形成在有源层115的顶面上。该热氧化层使得有源层115和屏障层之间的欧姆接触属性劣化。因此，可以在有源层115上执行BOE清理工序，以在形成屏障层的步骤之前去除热氧化层。
通过掩模工序来对第二金属层、第二掺杂非晶硅层和屏障层进行构图，以在像素区域P的边界处形成数据线130并在数据焊盘区DPA中形成数据焊盘电极138。数据焊盘电极138连接到数据线130的端部。同时，在开关区域TrA中形成屏障图案125、欧姆接触图案127、源极133以及漏极136。一个屏障图案125通过层间绝缘层122的一个接触孔123与露出的有源层115接触，并且一个欧姆接触图案127和源极133堆叠在该一个屏障图案125上。另一个屏障图案125通过层间绝缘层122的另一个接触孔123与露出的有源层115接触，并且另一个欧姆接触图案127和漏极136堆叠在该另一个屏障图案125上。即，所述一个屏障图案125、所述一个欧姆接触图案127和所述源极133分别与所述另一个屏障图案125、所述另一个欧姆接触图案127和所述漏极136隔开。因为通过一道掩模工序来对所述一个屏障图案125、所述一个欧姆接触图案127和所述源极133进行构图，所以它们基本上具有彼此相同的平面面积和彼此相同的平面形状，以完美地彼此交叠。类似地，所述另一个屏障图案125、所述另一个欧姆接触图案127和所述漏极136基本上具有彼此相同的平面面积和彼此相同的平面形状。源极133连接到数据线130。此外，与欧姆接触层127处于同一层的第一虚拟图案128以及与屏障图案125处于同一层的第二虚拟图案126形成在层间绝缘层122与数据线130之间，以及层间绝缘层122与数据焊盘电极138之间。
在本发明中，因为层间绝缘层122的作为蚀刻阻挡件的部分覆盖有源层155的中央部分，所以在用于欧姆接触层127和屏障图案125的干刻工序期间对有源层115没有损坏。即，因为在用于欧姆接触层127和屏障图案125的干刻工序期间，层间绝缘层122覆盖有源层115的中央部分，所以层间绝缘层122保护有源层115，使得干刻工序未减小有源层115的厚度。因此，有源层115具有均匀的厚度。
包括掺杂多晶硅的底部图案105、硅化物的中间图案121和第一金属材料的顶部图案107的栅极114，栅绝缘层109，本征多晶硅的有源层115，层间绝缘层122，本征非晶硅的屏障图案125，掺杂非晶硅的欧姆接触层127以及源极133和漏极136构成了TFT Tr。
尽管未示出，但是当阵列基板用于OELD设备时，电源线与数据线130形成在同一层，并且平行于数据线130。此外，还形成驱动TFT，该驱动TFT基本上具有与上述作为开关TFT的TFT Tr相同的结构，并且连接到上述TFT Tr和电源线。
接着，如图4J中所示，通过沉积诸如硅氧化物或硅氮化物这样的无机绝缘材料，在数据线130、数据焊盘电极138、源极133和漏极136上形成第一钝化层140。通过掩模工序来对第一钝化层140、层间绝缘层122和栅绝缘层109进行构图，以形成露出栅极114的一侧的栅接触孔142。栅接触孔142位于有源层115的左侧。如上所述，为了保证栅接触孔142的区域，有源层115向右侧偏向。
接着，如图4K中所示，通过沉积第三金属材料(例如，铝(Al)、铝合金、铜(Cu)、铜合金、钼(Mo)或铬(Cr))，在包括栅接触孔142的第一钝化层140上形成第三金属层(未示出)。通过掩模工序来对第三金属层进行构图以形成选通线145，该选通线145通过栅接触孔142与栅极114接触，并且与数据线130交叉以限定像素区域P。因为选通线145与栅极114的由第一金属材料形成的顶部图案107接触，所以相对于与掺杂多晶硅的底部图案105接触，减小了选通线145和栅极114之间的接触电阻。即，如果栅极114由单层掺杂多晶硅形成，则掺杂多晶硅的栅极114和第三金属材料的选通线145之间的接触电阻相对较高。然而，因为本发明的栅极114由包括掺杂多晶硅的底部图案105、硅化物的中间图案121和第一金属材料的顶部图案107的三层而形成，所以减小了选通线145和栅极114的顶部图案107之间的接触电阻。同时，连接选通线145的端部的栅焊盘电极147形成在第一钝化层140上且形成在栅焊盘区GPA中。
另一方面，选通线145和栅焊盘147中的每一个可以具有双层结构或三层结构。例如，双层结构可以包括Mo合金层和Al层，而三层结构可以包括Mo层、Al合金层和Mo层。图4K示出了选通线145和栅焊盘147中的每一个具有单层结构。
接着，如图4L中所示，通过沉积诸如硅氧化物或硅氮化物这样的无机绝缘材料，在选通线145和栅焊盘电极147上形成第二钝化层150。第二钝化层150以及第二钝化层150下方的第一钝化层140被蚀刻，以形成露出漏极136的漏接触孔152，和露出数据焊盘电极138的数据焊盘接触孔156。同时，栅焊盘区GPA中的第二钝化层150被蚀刻，以形成露出栅焊盘电极147的栅焊盘接触孔154。
接着，如图4M中所示，通过沉积诸如氧化铟锡(ITO)或氧化铟锌(IZO)这样的透明导电材料，在包括漏接触孔152、栅焊盘接触孔154和栅焊盘接触孔156的第二钝化层150上形成透明导电材料层(未示出)。通过掩模工序来对透明导电材料层进行构图，以形成像素电极170，该像素电极170通过漏接触孔152与漏极136接触，并且位于各个像素区域P内。同时，形成了通过栅焊盘接触孔154与栅焊盘电极157接触的辅助栅焊盘电极172，和通过数据焊盘接触孔156与数据焊盘电极138接触的辅助数据焊盘电极174。
另一方面，当形成驱动TFT以用于OELD设备的阵列基板时，像素电极170不接触作为开关TFT的TFT Tr的漏极136。像素电极通过露出驱动TFT的漏极的接触孔来接触驱动TFT的漏极，并且第一和第二钝化层140和150不露出TFT Tr的漏极136。
对于本领域技术人员而言很明显，在不偏离本发明的精神或范围的条件下，可以在本发明中做出各种修改和变型。因而，本发明旨在涵盖落入所附权利要求及其等同物的范围内的本发明的修改和变型。

Claims (17)

1.一种制造阵列基板的方法，该方法包括以下步骤：
在包括像素区域的基板上形成无机绝缘材料的缓冲层；
在所述缓冲层上形成栅极、在所述栅极上形成栅绝缘层、并且在所述栅绝缘层上形成有源层，所述栅极包括掺杂多晶硅的底部图案、硅化物的中间图案和第一金属材料的顶部图案，并且所述栅极位于所述像素区域中的开关区域内；
在所述有源层上形成层间绝缘层，并且所述层间绝缘层包括第一接触孔和第二接触孔，所述第一接触孔和所述第二接触孔分别露出所述有源层的两侧；
形成分别通过所述第一接触孔和所述第二接触孔来接触所述有源层的两侧的第一屏障图案和第二屏障图案、分别位于所述第一屏障图案和所述第二屏障图案上的第一欧姆接触图案和第二欧姆接触图案、位于所述第一欧姆接触图案上的源极、位于所述第二欧姆接触图案上的漏极、以及连接所述源极的数据线；
在所述源极、所述漏极和所述数据线上形成第一钝化层，并且所述第一钝化层包括露出所述栅极的栅接触孔；
在所述第一钝化层上形成选通线，并且所述选通线通过所述栅接触孔来接触所述栅极，所述选通线与所述数据线交叉以限定所述像素区域；
在所述选通线上形成第二钝化层，并且所述第二钝化层包括露出所述漏极的漏接触孔；以及
在所述第二钝化层上形成像素电极，并且所述像素电极通过所述漏接触孔来接触所述漏极。
2.根据权利要求1所述的方法，其中，形成栅极、栅绝缘层和有源层的步骤包括以下步骤：
顺序地形成第一掺杂非晶硅层、第一金属层、第一无机绝缘层和本征非晶硅层；
执行固相结晶工序，以将所述本征非晶硅层结晶成本征多晶硅层，并将所述掺杂非晶硅层结晶成掺杂多晶硅层，并且在所述掺杂多晶硅层和所述第一金属层之间形成硅化物层；
在所述本征多晶硅层上且在所述开关区域内形成第一光刻胶PR图案、第二PR图案和第三PR图案，所述第一PR图案和所述第二PR图案各具有第一厚度，所述第三PR图案具有大于所述第一厚度的第二厚度，其中所述第一PR图案位于所述第三PR图案的一端，而所述第二PR图案位于所述第三PR图案的另一端；
蚀刻由所述第一PR图案、所述第二PR图案和所述第三PR图案所露出的多晶硅层，并且蚀刻所露出的多晶硅层下方的所述第一无机绝缘层、所述第一金属层、所述硅化物层以及所述掺杂多晶硅层，以形成所述栅极、所述栅绝缘层和所述栅绝缘层上的本征多晶硅图案；
灰化所述第一PR图案、所述第二PR图案和所述第三PR图案，以通过去除所述第一PR图案和所述第二PR图案来露出所述本征多晶硅图案的侧部，并从所述第三PR图案中形成第四PR图案；
蚀刻所述本征多晶硅图案的所露出的侧部，以形成所述有源层；以及
去除所述第四PR图案。
3.根据权利要求2所述的方法，其中，所述第一金属层包括钼和钛中的一种，并且厚度为100到500埃。
4.根据权利要求2所述的方法，其中，所述固相结晶工序是热结晶工序或交变磁场结晶工序中的一种。
5.根据权利要求2所述的方法，其中，所述固相结晶工序是在600℃到800℃的温度下进行的。
6.根据权利要求2所述的方法，其中，形成第一屏障图案和第二屏障图案、第一欧姆接触图案和第二欧姆接触图案、源极和漏极以及数据线的步骤包括以下步骤：
在所述层间绝缘层上顺序地形成本征非晶硅的屏障材料层、第二掺杂非晶硅层和第二金属层；以及
顺序地对所述屏障材料层、所述第二掺杂非晶硅层和所述第二金属层进行构图，以形成所述第一屏障图案和所述第二屏障图案、所述第一欧姆接触图案和所述第二欧姆接触图案、所述源极和所述漏极以及所述数据线。
7.根据权利要求6所述的方法，该方法还包括：在形成所述屏障材料层的步骤之前，使用缓冲氧化蚀刻剂在所述有源层的所露出的侧部上执行清理工序。
8.根据权利要求6所述的方法，其中，所述第一屏障图案、所述第一欧姆接触层和所述源极基本上具有彼此相同的平面面积和彼此相同的平面形状，并且所述第二屏障图案、所述第二欧姆接触层和所述漏极基本上具有彼此相同的平面面积和彼此相同的平面形状。
9.根据权利要求1所述的方法，其中，形成数据线的步骤还包括在所述数据线的一端形成数据焊盘电极，形成选通线的步骤还包括在所述选通线的一端形成栅焊盘电极，并且其中，形成像素电极的步骤还包括形成与所述栅焊盘电极接触的辅助栅焊盘电极、以及形成与所述数据焊盘电极接触的辅助数据焊盘电极。
10.根据权利要求1所述的方法，其中，所述层间绝缘层的厚度等于或大于所述栅极和所述栅绝缘层的厚度之和。
11.根据权利要求1所述的方法，其中，所述栅极的底部图案的厚度为500到1000埃，而所述有源层具有为300到1000埃的均匀厚度。
12.根据权利要求1所述的方法，其中，所述有源层相对于所述栅极的中心向一侧偏向，并且所述栅接触孔露出所述栅极的另一侧。
13.一种阵列基板，该阵列基板包括：
无机绝缘层的缓冲层，其位于包括像素区域的基板上；
栅极，其位于所述缓冲层上且位于所述像素区域中的开关区域内，所述栅极包括掺杂多晶硅的底部图案、硅化物的中间图案和金属材料的顶部图案；
栅绝缘层，其位于所述栅极上；
有源层，其位于所述栅绝缘层上，并且露出所述栅绝缘层的侧部，所述有源层由本征多晶硅形成；
层间绝缘层，其位于所述有源层上，并且包括第一接触孔和第二接触孔，所述第一接触孔和所述第二接触孔分别露出所述有源层的两侧；
第一屏障图案和第二屏障图案，所述第一屏障图案和第二屏障图案分别通过所述第一接触孔和所述第二接触孔来接触所述有源层的两侧；
第一欧姆接触图案和第二欧姆接触图案，所述第一欧姆接触图案和第二欧姆接触图案分别位于所述第一屏障图案和所述第二屏障图案上；
源极，其位于所述第一欧姆接触图案上；
漏极，其位于所述第二欧姆接触图案上；
数据线，其连接所述层间绝缘层上的源极；
第一钝化层，其位于所述源极、所述漏极和所述数据线上，并且包括露出所述栅极的栅接触孔；
选通线，其位于所述第一钝化层上，并通过所述栅接触孔来接触所述栅极，所述选通线与所述数据线交叉以限定所述像素区域；
第二钝化层，其位于所述选通线上，并且包括露出所述漏极的漏接触孔；以及
像素电极，其位于所述第二钝化层上，并且通过所述漏接触孔来接触所述漏极。
14.根据权利要求13所述的基板，其中，所述底部图案的厚度为500到1000埃，而所述有源层的厚度为300到1000埃，并且其中，所述屏障图案的厚度为50到300埃。
15.根据权利要求13所述的阵列基板，该阵列基板还包括：
数据焊盘电极，其位于所述数据线的一端；
栅焊盘电极，其位于所述选通线的一端；
辅助数据焊盘电极，其位于所述第二钝化层上并且接触所述数据焊盘电极；以及
辅助栅焊盘电极，其位于所述第二钝化层上并且接触所述栅焊盘电极。
16.根据权利要求13所述的基板，其中，所述有源层相对于所述栅极的中心向一侧偏向，并且所述栅接触孔露出所述栅极的另一侧。
17.根据权利要求13所述的基板，其中，所述层间绝缘层的厚度等于或大于所述栅极和所述栅绝缘层的厚度之和。
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