CN101960622B - 带有隧道结的光电子半导体本体及其制造方法 - Google Patents
带有隧道结的光电子半导体本体及其制造方法 Download PDFInfo
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Abstract
提出了一种光电子半导体本体，其具有外延的半导体层序列，该半导体层序列具有隧道结(2)和设计用于发射电磁辐射的有源层(4)。隧道结具有在n型隧道结层(21)和p型隧道结层(22)之间的中间层(23)。在一个实施形式中，该中间层具有朝着n型隧道结层的n势垒层(231)、朝着p型隧道结层的p势垒层(233)和中部层(232)。中部层的材料组分不同于n势垒层和p势垒层的材料组分。在另一实施形式中，中间层(23)可替换选地或附加地有目的地设置有损伤部位(6)。此外，还提出了一种用于制造这种光电子半导体本体的方法。
Description
本发明涉及带有隧道结的光电子半导体本体和用于制造这种光电子半导体本体的方法。
本专利申请要求德国专利申请102008011849.4和德国专利申请102008028036.4的优先权，其公开内容通过引用结合于此。
带有隧道结的光电子半导体本体例如由出版物WO2007/012327A1而已知。
本申请的任务是提出一种具有改进的隧道结的光电子半导体本体。
该任务通过根据所附权利要求的光电子半导体本体和用于制造光电子半导体本体的方法来解决。半导体本体和方法的有利的改进方案和扩展方案在相应的从属权利要求中说明。权利要求的公开内容在此明确地通过引用结合到本说明书中。
提出了一种具有外延的半导体层序列的光电子半导体本体。外延的半导体层序列具有隧道结和设计用于发射电磁辐射的有源层。隧道结包含在n型隧道结层和p型隧道结层之间的中间层。
术语“隧道结层”在此用于与半导体本体的其他半导体层区分并且表示：这样称呼的n导电或p导电的层包含在半导体层序列的称作隧道结的区域中。尤其是，借助包含在隧道结中的半导体层，即至少借助n型隧道结层、p型隧道结层和在此也借助中间层得到针对载流子的隧穿的合适的电势分布。
在一个实施形式中，中间层具有朝着n型隧道结层的n势垒层，朝着p型的隧道结层的p势垒层和中部层。中部层的材料组分与n势垒层的材料组分及p势垒层的材料组分不同。
在一个扩展方案中，中间层即尤其是n势垒层、中部层和p势垒层具有半导体材料，该半导体材料包含第一成分和第二成分。优选地，在中部层中的第一成分的比例小于在n势垒层中和/或在p势垒层中的比例。在一个改进方案中，第一成分包含铝或者而第一成分由铝构成。在另一改进方案中，第二成分包含如下元素中的至少一种：In、Ga、N、P。例如，中间层具有半导体材料AlInGaN，并且第一成分是铝而第二成分是InGaN。
“具有半导体材料AlInGaN”在本上下文中表示：中间层(优选还有源区)具有氮化物化合物半导体材料、优选AlnInmGa1-n-mN或由其构成，其中0≤n≤1，0≤m≤1且n+m≤1。在此，该材料不必一定具有根据上式的数学上精确的组分。更确切地说，其例如可以具有一种或多种掺杂材料以及附加的组成部分。然而出于简单原因，上式仅仅包含了晶格的主要组成部分(Al、In、Ga、N)，即使这些材料可以部分通过少量的其他材料替代和/或补充。
在另一扩展方案中，在中部层中的第一成分(即例如铝)的比例小于或者等于20％。在n势垒层和/或p势垒层中，第一成分的比例尤其大于或者等于20％。例如，在该扩展方案和材料AlnInmGa1-n-mN或者AlnInmGa1-n-mP中，对于中部层中的铝部分适用：n≤0.2并且尤其是在n势垒层和/或p势垒层中的铝部分适用：n≥0.2。
在一个有利的扩展方案中，n势垒层的层厚度和/或p势垒层的层厚度小于或等于2nm。例如，层厚度在0.3nm到2nm之间，尤其是在0.5nm到1nm之间，其中分别包含边界值。在一个有利的扩展方案中，中部层的层厚度具有在1nm到8nm之间的值，优选在2nm到4nm之间的值，其中分别包含边界值。
借助具有n势垒层、p势垒层和中部层的中间层(其材料组分不同于n势垒层和/或p势垒层的材料组分)，可以实现隧道结的改进的电子特性。
例如，通过n势垒层和/或通过p势垒层降低了n掺杂材料从n型隧道结层朝着p型隧道结层方向的扩散和/或p掺杂材料从p型隧道结层朝着n型隧道结层方向的扩散。借助n势垒层和/或p势垒层因此降低了受体和供体的补偿的危险，该补偿对隧道特性有负面影响。中部层尤其是(例如由于半导体材料的第一成分的较低的比例)具有比n势垒层和/或p势垒层更小的带隙。以此方式有利地实现了载流子通过中间层的特别高的隧穿概率。
发明人的计算得出：在中间层带有n势垒层和/或p势垒层(n势垒层和/或p势垒层的层厚度尤其是小于或等于2nm)和带有不同的材料组分的中部层的情况下，可以产生强烈的极化电荷，由此可以引起在n型隧道结层和/或p型隧道结层中的特别高的载流子密度。
以此方式可以有利地实现电子在n型隧道结层中的高浓度和/或空穴在p型隧道结层中的高浓度。有利地，n型隧道结层和/或p型隧道结层尤其是具有特别高的横向导电性，使得可以实现特别良好的横向电流扩展。以此方式可以有利地实现载流子的横向上特别均匀的分布。为隧道结提供载流子的面因此特别大。这样，可以实现具有特别小的电阻的隧道结和具有特别低的正向电压的光电子半导体本体。
在另一实施形式中，在隧道结的n型隧道结层和p型隧道结层之间的中间层有目的地设置有损伤部位(Stoerstellen)。如果中间层具有p势垒层、中部层和n势垒层，则在一个扩展方案中中间层在中部层的区域中有目的地设置有损伤部位。
借助损伤部位，在设置有损伤部位的中间层的区域中产生了在带隙内的能量状态。借助该附加的状态可以提高载流子通过隧道结的隧穿概率，使得可以实现电子和/或空穴通过中间层的提高的跃迁率(Uebergangsrate)。附加的状态尤其作为所谓的隧道中心起作用。
损伤部位例如至少部分由中间层的半导体材料的缺陷来形成。尤其是，缺陷密度即单位体积的缺陷数目在中间层的有目的地设置有损伤部位的区域中相对于中间层的在有目的地设置有损伤部位的区域之后的区域和/或相对于中间层的在有目的地设置有损伤部位的区域之前的区域而提高。例如，在设置有损伤部位的区域中的缺陷密度为中间层的在前的和/或在后的区域中的缺陷密度的至少两倍、优选至少五倍并且尤其是至少十倍。在一个扩展方案中，在设置有损伤部位的区域中的缺陷密度具有大于或等于1015cm-3的值，优选大于或等于1016cm-3的值。例如，其具有1017cm-3或者更大的值。有目的地设置有损伤部位的区域和中间层的在其之前的区域和/或之后的区域在此在一个扩展方案中具有相同的材料组分。在一个扩展方案中，除了有目的地设置有损伤部位的区域之外，中间层的在该区域之前和/或之后的具有较低的缺陷密度的区域包含在n势垒层和p势垒层之间的中部层中。
在另一扩展方案中，损伤部位至少部分由异质原子形成。在此尤其是如下原子和/或离子称作“异质原子”：其在中间层的半导体材料中通常既不作为主要组成部分(例如在半导体材料AlInGaN中的Al离子，Ga离子、In离子或N离子)也不用做p掺杂材料或n掺杂材料。
有利的是，由损伤部位引起的附加状态的能量位置大致位于带隙的中部。这种状态也称作深损伤部位或者“midgap states(中间能隙状态)”。对此，在由异质原子形成的损伤部位的情况下，尤其是金属、过渡金属和/或稀土适合作为异质原子。例如铬原子、铁原子和/或锰原子可以用作异质原子。Pt原子例如也适合作为异质原子。与此相反，n掺杂材料如硅或者p掺杂材料如镁通常产生并不在带隙的中部而是在带边缘附近的状态。
异质原子可以集成到中间层的半导体材料的晶格中，例如作为代替原子和/或作为中间晶格原子。可替选地或附加地，异质原子也可以作为层包含在中间层中。异质原子的层优选并未被闭合。更确切地说，其尤其具有开口，这些开口被中间层的半导体材料渗透。换言之，中间层的半导体材料穿过异质原子的层的开口从隧道结的n侧延伸至隧道结的p侧。
在一个扩展方案中，中间层的有目的地设置有损伤部位的区域中所包含的异质原子浓度在10151/cm3到10191/cm3之间，其中包含边界值。在异质原子的更高的浓度的情况下，存在半导体材料的质量降低的风险。隧道电流尤其与异质原子的浓度不成比例地增大。
在一个扩展方案中，中间层的与n型隧道结层和/或p型隧道结层相邻的边缘区域没有有目的地引入的损伤部位。在其中间层包含n势垒层、中部层和p势垒层的半导体本体的情况下，尤其是中部层的与n势垒层相邻的边缘区域和/或中部层的与p势垒层相邻的边缘区域没有有目的地引入的损伤部位。在另一扩展方案中，中间层大致居中地在n型隧道结层和p型隧道结层之间设置有损伤部位。损伤部位的这种伸展和位置对于中间层的晶体质量是有利的。
在半导体本体的一个扩展方案中，中间层名义上未掺杂。在另一扩展方案中，中间层至少局部地p掺杂。在一个改进方案中，中部层被p掺杂。“名义上未掺杂”在此理解为，n掺杂材料和p掺杂材料的浓度最大为n掺杂的层或者p掺杂的层中的n掺杂材料或p掺杂材料的浓度的0.1倍、优选最大0.05倍并且尤其是最大0.01倍。例如，n掺杂材料或p掺杂材料在名义上未掺杂的层中的浓度小于或等于1×1018原子/cm3，优选小于或等于5×1017原子/cm3，尤其是小于或等于1×1017原子/cm3。
在一个扩展方案中，n型隧道结层和/或p型隧道结层实施为交替的层的超晶格。例如，其是InGaN/GaN超晶格。借助这种超晶格，可以实现进一步提高载流子在n型隧道结层或p型隧道结层中的浓度。这样，可以进一步提高横向的电流扩展和通过隧道结的隧穿率。
在一个合乎目的的扩展方案中，光电子半导体本体的外延的半导体层序列以如下顺序具有：n导电的层、隧道结、p导电的层、有源层和另一n导电的层。
在另一扩展方案中，外延的半导体层序列基于III/V化合物半导体材料，例如基于半导体材料AlInGaN。III/V化合物半导体材料具有来自第三主族的至少一种元素，譬如B、Al、Ga、In，和具有来自第五主族的元素譬如N、P、As。尤其是，术语“III/V化合物半导体材料”包括二元、三元和四元化合物的族，其包含来自第三主族的至少一种元素和来自第五主族的至少一种元素，例如AlInGaN或者AlInGaP。这种二元、三元或者四元化合物例如还可以具有一种或多种掺杂材料以及附加的组成部分。
在用于制造具有外延的半导体层序列(该半导体层序列具有隧道结和设计用于发射电磁辐射的有源层，其中隧道结具有n型隧道结层、中间层和p型隧道结层)的光电子半导体本体的方法中，为了制造中间层而外延地沉积半导体材料(尤其是在外延反应器中)。中间层的半导体材料至少局部有目的地设置有损伤部位。
在一个扩展方案中，设置损伤部位包括将缺陷引入半导体材料中。例如，为了在外延反应器中沉积半导体材料期间引入缺陷，至少短时地将氢气导入外延反应器中。
在一个扩展方案中，所导入的氢气的量对应于为借助三甲基镓(TMGa)作为前体来生长掺杂硅的氮化镓(GaN:Si)而在外延反应器中设计的氢气的量的0.1％到50％(包括边界值)的量。为借助TMGa作为前体来生长GaN:Si而设置的氢量通常由外延反应器的制造商给出，并且对于本领域技术人员而言因此原则上是已知的。在另一扩展方案中，量在0.1标准升每分钟(slpm)到20slpm之间、优选在1slpm到10slpm之间、尤其是在2slpm到5slpm之间的氢气导入外延反应器中，其中分别包括边界值。在另一扩展方案中，量在6标准立方厘米每分钟(6sccm)或者更多的氢气导入外延反应器中。氢气的导入优选仅仅在短的时段上进行，例如十分钟或更少，优选两分钟或更少，特别优选一分钟或者更少。
在该方法的另一扩展方案中，在外延反应器中沉积半导体材料期间改变外延反应器中的工艺温度和/或压力用于引入缺陷。例如，温度以大于或等于每分钟60℃的速率改变和/或压力以大于或等于每分钟100mbar的速率改变。改变可以分级地或者连续地进行，作为所谓的温度斜坡和/或压力斜坡。在一个改进方案中，温度改变和/或压力改变的持续时间为120秒或者更小。
在另一扩展方案中，中间层可替选地或者附加地设置有损伤部位，其方式是将异质原子引入中间层中。例如异质原子和半导体材料同时被沉积，例如其方式是提供半导体材料和异质原子的源被短时地同时驱动。以此方式在一个扩展方案中进行异质原子至半导体材料的晶格中的集成。
可替选地，首先沉积半导体材料用于形成中间层的第一部分，接着将异质原子作为层沉积在第一部分上，并且最后又沉积半导体材料来形成中间层的第二部分。中间层的第二部分尤其是被沉积为使得其基本上完全覆盖异质原子的层和中间层的第一部分。
异质原子的层的沉积尤其进行为使得其具有开口。例如，异质原子的沉积在闭合的层被沉积之前停止。可替选地，可以首先制造异质原子的闭合的层并且接着(例如借助刻蚀方法如反应离子刻蚀(RIE，reactive ionetching))局部地又去除该层。异质原子的尤其是具有开口的层在一个扩展方案中具有在0.1nm到10nm之间、优选是在0.1nm到3nm之间的层厚度。
中间层的第二部分合乎目的地沉积为使得其在异质原子的层的开口的区域中与中间层的第一部分邻接。尤其是，异质原子的层的层厚度选择为使得异质原子的层的第二部分外延地过生长(ueberwaechst)。
光电子半导体本体和方法的其他优点和有利的扩展方案从以下结合附图所示的实施例中得到。
其中：
图1示出了根据第一实施例的光电子半导体本体的示意性截面图，
图2示出了根据第二实施例的光电子半导体本体的示意性截面图，
图3示出了根据第三实施例的光电子半导体本体的示意性截面图，
图4示出了在根据第一实施例的半导体本体的情况下的带结构和载流子密度的示意图，
图5A示出了在根据第二实施例的半导体本体的情况下的带结构的示意图，
图5B示出了在根据第二实施例的半导体本体的情况下的载流子密度的示意图，以及
图6示出了在根据第三实施例的半导体本体的情况下的带结构的示意图。
在附图中类似或者作用类似的组成部分设置有相同的附图标记。附图和附图中所示的元件彼此间的大小关系并不能视为合乎比例的，除非明确地说明了尺度单位。更确切地说，各个元件例如层为了更好的表示和/或更好的理解而可以夸大地示出。带结构和载流子密度强烈示意性地和简化地示出。
图1示出了通过根据第一实施例的光电子半导体本体的示意性截面图。半导体本体例如基于半导体材料AlInGaN。
光电子半导体本体在此具有n导电的层1、隧道结2、p导电的层3、有源层4和另外的n导电的层5，它们以此顺序彼此相继。
有源层4优选具有pn结、双异质结构、单量子阱(SQW)或者多量子阱结构(MQW)用于产生辐射。术语量子阱结构在此并未给出关于量化维度方面的意义。其因此尤其包括量子槽、量子线和量子点以及这些结构的任意组合。对于MQW结构的例子在出版物WO 01/39282、US5,831,277、US 6,172,382 B1和US 5,684,309中进行了描述，其就此而言的公开内容通过引用结合于此。
例如，半导体本体的生长方向从n导电层1指向p导电层3。另外的n导电层5在此情况下在生长方向上在有源层4之后，而p导电层3在有源层4之前。以此方式，光电子半导体本体的极性与不带隧道结2的半导体本体相比反转。以此方式实现了在半导体材料中的压电场的有利取向。
隧道结具有n型隧道结层21，其朝着n导电层1。该隧道结还具有p型隧道结层22，其朝着p导电层3。在n型隧道结层21和p型隧道结层22之间设置有中间层23。
在从n型隧道结层21至p型隧道结层22的过程中，中间层23具有n势垒层231、中部层232和p势垒层233。
例如，n导电层1是GaN层，其以硅来n掺杂。硅例如在n导电层中的浓度在1×1019原子/cm3到1×1020原子/cm3之间。p导电层例如同样是GaN层，其以镁掺杂，镁在p导电层3中的掺杂材料浓度尤其是在1×1019原子/cm3到2×1020原子/cm3之间。在此分别包含所说明的范围的边界值。
n型隧道结层21在此是InGaN层，其例如具有在0％到15％之间的铟含量(在AlnInmGa1-n-mN式子中的0≤m≤0.15)。其同样以硅来n掺杂，例如又具有在1×1019原子/cm3到1×1020原子/cm3之间(包括边界值)的浓度。p型隧道结层22在此同样是InGaN层，其例如包含在0％到30％之间(包括边界值)的铟。其在此以镁来p掺杂，例如浓度在从1×1019原子/cm3到3×1020原子/cm3。
中间层23在此是AlInGaN层，尤其是AlGaN层。在n势垒层231中和p势垒层233中的铝含量例如为20％到100％之间，其中包括边界值。在此，其为80％。在中部层232中的铝含量小于在n势垒层231中的铝含量并且小于在p势垒层233中的铝含量。尤其是，铝含量在0％到20％之间，其中包括边界值。
在一个实施形式中，中间层23名义上未掺杂。可替选地，中间层23也可以p掺杂。例如，n势垒层231和p势垒层233分别具有镁作为p掺杂材料，更确切地说尤其是浓度在1×1019原子/cm3和5×1019原子/cm3之间(包括边界值)。在一个扩展方案中，中部层232以浓度在0到2×1019原子/cm3之间的镁来p掺杂，其中包括边界值。n势垒层231和p势垒层233例如具有小于或者等于1nm的层厚度。中部层232例如具有在1nm到8nm之间的层厚度，其中包括边界值。在此，n势垒层和p势垒层分别具有大约80％的铝含量。百分比说明在此分别涉及n在材料组分AlnInmGa1-n-mN中的比例。
在图4中示意性地示出了根据图1的光电子半导体本体的带结构。导带L和价带V的带边缘的能量E根据在半导体本体中的位置x来示出。为了将x值与光电子半导体本体的层关联，这些层绘制在该图的上部区域中。
半导体本体的带隙在n势垒层231和p势垒层233的区域中与分别邻接的层相比而提高。由于n势垒层231和p势垒层233形成了强的极化电荷，其导致特别高的载流子密度和在n型隧道结层221及p型隧道结层22中的陡峭的载流子密度曲线。
电子DE和空穴DH的载流子密度D在图4中同样示意性地示出。由于高的载流子密度DE、DH，实现了在n型隧道结层21和p形隧道结层22中的特别大的横向电流扩展。附加地，在中部层232的区域中的带隙比在n势垒层231和p势垒层232的区域中更小，并且在高载流子密度DE和DH的区域之间的距离比较小。隧道结以此方式具有特别小的电阻。换言之，借助势垒层231、233和中部层232，可以同时实现高的载流子密度和高的隧穿概率。
图2示出了根据第二实施例的光电子半导体本体的示意性截面图。根据第二实施例的半导体本体与第一实施例的光电子半导体本体不同在于，n型隧道结层21以及p型隧道结层22实施为由具有不同的材料组分和/或掺杂材料浓度的交替的层构成的超晶格。实施为超晶格的n型或p型隧道结层21、22适于光电子半导体本体的所有扩展方案。
例如，n型隧道结层21和/或p型隧道结层22实施为交替的InGaN层和GaN层的超晶格。在一个扩展方案中，超晶格在p型隧道结层22的情况下包含高p掺杂的InGaN层和名义上未掺杂的GaN层。
超晶格的各个层的层厚度优选为2nm或者更小，特别优选为1nm或者更小。例如，层厚度分别为0.5nm。p型隧道结层22和/或n型隧道结层21优选具有40nm或者更小、特别优选20nm或者更小的厚度。例如，超晶格包含在5对到15对之间的层，其中包括边界值，例如超晶格包含10对的层。
有利地，构建为超晶格的隧道结层21、22具有晶体结构的特别良好的形态。尤其是，该形态与高掺杂的各个层相比被改进。多个在超晶格中包含的界面降低了错移(Versetzung)在半导体本体中扩散的风险。
在图5A中示意性地示出了根据图2的实施例的半导体本体的带结构。图5A中的标记对应于图4的标记。图5B示意性示出了电子DE和空穴DH的相应的载流子密度D。
与相应的各个层相比，n型隧道结层21和/或p型隧道结层22构建为超晶格导致进一步提高了在隧道结层中的载流子浓度并且由此导致改进了电流扩展。
根据第二实施例的光电子半导体本体与根据第一实施例的光电子半导体本体的另一不同在于：中间层23有目的地设置有损伤部位。在此，中间层23不包含如结合第一实施例所描述的n势垒层和p势垒层。然而，这种n势垒层和p势垒层也适于第二实施例。
在此，中间层23在中部的区域23b中设置有损伤部位6，而中间层23的与n型隧道结层21邻接的或者与其相邻的区域23a以及与p型隧道结层22邻接的或者与其相邻的区域23c并未有目的地设置有损伤部位6，即尤其是不含损伤部位6。
在制造光电子半导体本体时，尤其是中间层23通过在外延反应器中沉积半导体材料尤其是AlInGaN或GaN来制造。根据第一扩展方案，在此在沉积中间的区域23b期间将氢气导入外延反应器中。在外延地沉积中间层23的中间的区域23b时，借助氢气有目的地在半导体材料中产生缺陷，其为损伤部位6。
例如，量在每分钟6标准立方厘米的氢气导入外延反应器中。氢气导入外延反应器中的持续时间优选为两分钟或更短，特别优选为一分钟或者更短。
在一个可替选的扩展方案中，产生缺陷6，其方式是在沉积中间的区域期间，在例如120秒或者更短的持续时间中强烈地改变外延反应器中的工艺温度和/或压力。“强烈地改变”在此例如理解为将压力每分钟改变100毫巴或者更多，或者将温度每分钟改变60开尔文或者更多。改变例如可以分级地或者连续地作为所谓的温度斜坡或者压力斜坡进行。
作为另一可替选方案，损伤部位6也可以被以如下方式产生：在中间的区域23b外延生长期间除了半导体材料之外沉积异质原子。异质原子例如是至少一种金属、至少一种过渡金属和/或至少一种稀土元素。多种金属、过渡金属和/或稀土的组合的沉积也是可能的。例如，溴、铁和/或锰适合作为异质原子。
与通常的p掺杂材料或者n掺杂材料如镁或者硅相比，这种异质原子具有如下优点：其产生电子状态，这些状态在能量上大致设置在中间层23的带隙的中部。这在图5A中示意性地示出。隧道结2的隧道电流有利地随着异质原子6的浓度不成比例地增加。
异质原子例如以大于或等于1015原子/cm3的浓度存在。该浓度特别优选小于或者等于1019原子/cm3，因为在这种浓度以上增加了影响中间层23的形态的危险。在外延生长半导体材料期间沉积的异质原子尤其是集成到半导体材料的晶格中。可替选地，异质原子和半导体材料也可以相继地沉积。这结合第三实施例在下面进行阐述。
通过异质原子6引起的深损伤部位或“midgap states(中间能隙状态)”有利地使载流子隧穿中间层23容易。以此方式，隧道结2的效率相对于不带有目的地引入的损伤部位的隧道结而改进。
图3示出了通过根据第三实施例的光电子半导体本体的示意性截面图。根据第三实施例的光电子半导体本体对应于第一实施例的光电子半导体本体。附加地，中间层23的中部层232有目的地设置有损伤部位，如结合第二实施所描述的那样。在此，损伤部位6是作为层引入到中部层232中的异质原子6。
在制造半导体本体时(与结合第二实施例所描述的制造方法相比)，首先将中部层232的第一部分2321沉积到n势垒层231上。接着，沉积异质原子6的层。最后，将中间层的第二部分2322沉积在异质原子6和第一部分2321上。接着，中间层23通过沉积p势垒层233来完成。
异质原子6构成的层在此制造为使得其具有开口。换言之，中部层232的第一部分2321局部被异质原子6覆盖并且局部未被异质原子6覆盖。中部层232的第二部分2322于是被沉积，使得其在异质原子6的层的开口的区域中、即在第一部分2321未被异质原子6覆盖的地方与后者邻接。异质原子6的层的层厚度为此合乎目的地选择为使得异质原子6的层可以外延地过生长。在一个扩展方案中，异质原子6的层是未闭合的单层。然而，更大的层厚度也可是可能的。例如，异质原子6的层具有0.1nm到10nm之间、优选在0.1nm到3nm之间的层厚度，其中分别包括边界值。
在本实施例中，中间层23的设置有损伤部位6的中部的区域23b对应于异质原子6的层。势垒层231、233以及在此还有中部层232的、在中部的区域23b之前或之后的部分区域不含异质原子。为了制造中间层23的设置有损伤部位6的中部的区域23b，也适合的是结合第二实施例所述的制造方法。反之，如结合本实施例所描述的异质原子6的层和制造方法也适合于第二实施例。
本发明并未由于参照实施例的描述而限于此。更确切地说，本发明包括任意新的特征以及特征的任意组合，尤其是包含在权利要求和实施例中的特征的任意组合，即使这些特征或者组合本身并未明确地在权利要求或者实施例中予以说明。
Claims (10)
1.一种光电子半导体本体，具有：外延的半导体层序列，其具有隧道结(2)和设计用于发射电磁辐射的有源层(4)，其中隧道结具有在n型隧道结层(21)和p型隧道结层(22)之间的中间层(23)，并且
-该中间层具有朝着n型隧道结层的n势垒层(231)、朝着p型隧道结层的p势垒层(233)和中部层(232)，中部层的材料组分不同于n势垒层和p势垒层的材料组分，其中n势垒层(231)、中部层(232)和p势垒层(233)具有半导体材料，该半导体材料包含第一成分和第二成分，并且第一成分在中部层中的比例小于在n势垒层和p势垒层中的比例，第一成分包含铝并且第二成分包含如下元素的至少之一：In、Ga、N和P，和/或
-该中间层(23)有目的地设置有损伤部位(6)，其中损伤部位(6)至少部分由异质原子形成，异质原子作为层包含在中间层中并且异质原子的层(23b)具有开口，开口被半导体材料渗透。
2.根据权利要求1所述的光电子半导体本体，其中第一成分由铝构成。
3.根据上述权利要求之一所述的光电子半导体本体，其中第一成分在中部层(232)中的比例小于或者等于20％，并且第一成分在n势垒层(231)和p势垒层(233)中的比例大于或者等于20％。
4.根据权利要求1或2之一所述的光电子半导体本体，其中n势垒层(231)和/或p势垒层(233)的层厚度小于或等于2nm。
5.根据权利要求1所述的光电子半导体本体，其中损伤部位(6)至少部分由中间层(23)的半导体材料的缺陷形成。
6.根据权利要求1或5之一所述的光电子半导体本体，其中损伤部位(6)至少部分由异质原子形成，异质原子集成到中间层(23)的半导体材料的晶格中和/或其中异质原子(6)作为层包含在中间层(23)中。
7.根据权利要求1所述的光电子半导体本体，其中n型隧道结层(21)和/或p型隧道结层(22)实施为交替的层的超晶格。
8.一种用于制造光电子半导体本体的方法，该光电子半导体本体具有外延的半导体层序列，该半导体层序列具有隧道结(2)和设计用于发射电磁辐射的有源层(4)，其中隧道结具有n型隧道结层(21)、中间层(23)和p型隧道结层(22)，其中为了制造中间层外延地沉积半导体材料并且至少局部有目的地设置有损伤部位(6)，其中设置损伤部位(6)包括将缺陷引入半导体材料中，并且为了引入缺陷(6)，在外延反应器中沉积半导体材料期间至少短时将氢气导入外延反应器中。
9.根据权利要求8所述的方法，其中设置损伤部位(6)包括将缺陷引入半导体材料，其中在外延反应器中沉积半导体材料期间为了引入缺陷(6)而改变外延反应器中的工艺温度和/或压力。
10.根据权利要求8所述的方法，其中设置损伤部位(6)包括将异质原子引入中间层(23)中。
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