CN101950746A

CN101950746A - 像素结构

Info

Publication number: CN101950746A
Application number: CN2010102345408A
Authority: CN
Inventors: 萧嘉强; 罗诚; 胡至仁
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2008-01-18
Filing date: 2008-01-18
Publication date: 2011-01-19
Anticipated expiration: 2028-01-18
Also published as: CN101950746B

Abstract

本发明公开了一种像素结构，包括：一扫描线，具有一分支；一数据线，与该扫描线交错排列，该分支位于该数据线下方，且该分支与该数据线重叠；一半导体图案，该半导体图案包括：至少二通道区，位于该扫描线下方；至少一掺杂区，连接于该些通道区之间；一源极区与一漏极区；以及一像素电极，与该漏极区电性连接，该源极区连接于其中一个通道区与该数据线之间，而该漏极区连接于另一个通道区与该像素电极之间。本发明利用半导体图案的变化使半导体图案与扫描线至少相交于两个区域，而有助于降低多晶硅薄膜晶体管的漏电流。

Description

像素结构

本申请根据母案(申请号：2008100010652，发明名称为像素结构)所提出的分案申请。

技术领域

本发明涉及一种像素结构，且尤其涉及一种具有多通道区的像素结构。

背景技术

薄膜晶体管显示器(Thin Film Transistor Liquid Crystal Display，TFT-LCD)成为目前许多平面显示器中的主流。根据通道层材质的选择，薄膜晶体管液晶显示器可分为非晶硅薄膜晶体管(amorphous silicon TFT)液晶显示器及低温多晶硅薄膜晶体管(Low-Temperature PolySilicon Thin FilmTransistor，LTPS-TFT)液晶显示器等两种。

由于低温多晶硅薄膜晶体管的电子迁移率可以达到200cm²/V-sec以上，所以可使薄膜晶体管元件所占面积更小以符合高开口率(aperture)的需求，进而增进显示器的显示亮度并减少整体的功率消耗问题。但相对来说，低温多晶硅薄膜晶体管也具有较高的漏电流(leakage current)(约为10^-9微安培)，而且容易在漏极(drain)诱发热载子效应(hot carrier effect)，进而导致元件退化。因此，现今多在低温多晶硅薄膜晶体管中的通道区与源极/漏极的间加入浅掺杂漏极(Light Doped Drain，简称LDD)或是利用多重通道区的设计，以避免上述问题。

图1为现有技术的多晶硅薄膜晶体管液晶显示器的像素结构。请参照图1，像素结构100包括扫描线110、数据线120、多晶硅层130以及透明像素电极140。扫描线110具有至少一L型分支112，且多晶硅层130与L型分支112相交以形成第一通道区132以及第二通道区134。另外，低温多晶硅层130的两端分别有源极区136与漏极区138，以形成多通道设计的多晶硅薄膜晶体管150。数据线120电性连接源极区136，而透明像素电极140则电性连接漏极区138。此外，多晶硅层130与像素电极140重迭的部份更构成一储存电容152。因为多通道的设计，低温多晶硅薄膜晶体管150在关闭的状态下具有较低的漏电流，而有助于提升像素结构100的质量。然而，L型分支112的配置却会影响储存电容152所配置的位置并使得像素结构100的显示开口率下降。

发明内容

本发明所要解决的技术问题在于提供一种像素结构，以解决多通道设计的多晶硅薄膜晶体管使像素结构的显示开口率受到限制的问题。

为实现上述目的，本发明提出一种像素结构，包括：一扫描线，具有一分支；一数据线，与该扫描线交错排列，该分支位于该数据线下方，且该分支与该数据线重叠；一半导体图案，该半导体图案包括：至少二通道区，位于该扫描线下方；至少一掺杂区，连接于该些通道区之间；一源极区与一漏极区；以及一像素电极，与该漏极区电性连接，该源极区连接于其中一个通道区与该数据线之间，而该漏极区连接于另一个通道区与该像素电极之间。

其中，至少一该通道区位于该分支下方，并且位于该分支下方的该通道区的长度与该分支的宽度相同。

其中，该半导体图案包括一多晶硅图案。

其中，该半导体图案还包括一电容电极，与该漏极区以及该像素电极电性连接，该电容电极位于该像素电极下方。

其中，还包括一共享电极，配置于该电容电极与该像素电极之间。

其中，该电容电极与该分支分别位于该扫描线的两侧。

其中，该掺杂区的形状包括L形。

其中，该半导体图案由该数据线的一第一侧延伸至该数据线的一第二侧。

其中，该通道区下方的部份该扫描线、该源极区与该漏极区构成一多晶硅薄膜晶体管。

而且，为实现上述目的，本发明提出一种像素结构，配置于一基板上并与一扫描线及一数据线电性连接，该像素结构包括：一半导体图案，该半导体图案包括：一U型掺杂区；至少二通道区，该至少二通道区由连接该U型掺杂区两端的半导体图案与该扫描线相交形成，并且，该至少两通道区位于该扫描线下方，其中该些通道区具有不同的宽度长度比值；一源极区与一漏极区；以及一像素电极，与该漏极区电性连接，其中该源极区连接于其中一个通道区与该数据线之间，而该漏极区接于另一个通道区与该像素电极之间；其中，该扫描线在不同的通道区上方具有不同的宽度，且各该通道区的一长度与该扫描线的一宽度相等。

其中，该扫描线具有一分支，该分支垂直于该扫描线。

其中，至少一该通道区位于该分支下方，且位于该分支下方的该通道区的长度与该分支的宽度相同。

其中，该半导体图案包括一多晶硅图案。

本发明利用半导体图案的变化使半导体图案与扫描线至少相交于两个区域，而有助于降低多晶硅薄膜晶体管的漏电流。另外，本发明将扫描线的分支设置于数据线下方，可以进一步避免像素结构的显示开口率受影响。整体而言，本发明所提供的像素结构具有高显示开口率且像素结构中的多晶硅薄膜晶体管具有良好的电性。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为现有技术的多晶硅薄膜晶体管液晶显示器的像素结构示意图；

图2为本发明的一实施例的像素结构示意图；

图3绘示为本发明的另一实施例的像素结构示意图；

图4绘示为本发明的再一实施例的像素结构示意图；

图5A与图5B为本发明的又一实施例的两种像素结构示意图；

图6绘示为本发明的再一实施例的像素结构示意图。

其中，附图标记：

100、200、300、400、500、600：像素结构

110、210、410、510：扫描线

112、412、512：分支

120、220、520：数据线

130：多晶硅层

132、134、232A、232B、332A、332B、332C、432、532A、532B、632A、632B、632C：通道区

136、236、336、536：源极区

138、238、538：漏极区

140、240、540：像素电极

150、250、350、450、550、650：多晶硅薄膜晶体管

152：储存电容

230、330、530、630：半导体图案

234、334A、334B、434A、434B、534、634A、634B：掺杂区

252、552：电容电极

560：共享电极

L、L1、L2：长度

Td、Ts：接触窗

D、D1、D2、D3：宽度

具体实施方式

图2为本发明的一实施例的像素结构。请参照图2，像素结构200电性连接一扫描线210及一数据线220，其中扫描线210及数据线220交错排列。像素结构200、扫描线210以及数据线220例如是配置于一基板上(未绘示)。像素结构200包括一半导体图案230以及一像素电极240。半导体图案230包括至少二通道区232A、232B、至少一掺杂区234以及一源极区236与一漏极区238。通道区232A、232B位于扫描线210下方，其中通道区232A与通道区232B具有不同的宽度长度比值。掺杂区234连接于通道区232A与通道区232B之间。像素电极240与漏极区238电性连接，其中源极区236连接于通道区232A与数据线220之间，而漏极区238接于通道区232B与像素电极240之间。

位于通道区232A与通道区232B下方的部份扫描线210在像素结构200中可视为栅极，以控制像素结构200的开启与关闭。另外，半导体图案230例如是由多晶硅材质制作而成，也就是说半导体图案230为一多晶硅图案。因此，通道区232A与通道区232B下方的部份扫描线210、源极区236与漏极区238共同构成一多晶硅薄膜晶体管250。当多晶硅薄膜晶体管250关闭时，通道区232A、232B中多晶硅图案的晶粒接口可能引发漏电流的现象，而影响像素结构200的质量。为了解决多晶硅薄膜晶体管250关闭时可能引发漏电流的问题，多重通道设计的概念被提出。然而，由先前技术可知，为了多重通道设计而设置由扫描线210沿伸出来的分支会影响像素结构200的显示开口率。所以，本发明在此提出利用半导体图案230的折曲结构以达到多通道的设计。

本实施例的半导体图案230例如具有多重折曲的结构，并与扫描线210重迭于多个区域而构成多重通道。半导体图案230为透明图案，因此像素结构200的显示开口率不会因本实施例的多重通道的设计而受到影响。也就是说，本实施例的像素结构200不易有漏电流的现象发生，同时可以维持良好的显示开口率。

半导体图案230例如具有U型的掺杂区234，并且连接U型掺杂区234两端的半导体图案230与扫描线210相交，而构成通道区232A与通道区232B。通过这样的设计使多晶硅薄膜晶体管250有多个通道区232A与232B，以提升多晶硅薄膜晶体管250的电性特性。

详细而言，多晶硅薄膜晶体管250开启时，电流在通道区232A与232B的传输方向例如是垂直于扫描线210的延伸方向。所以，扫描线210的宽度D1、D2会影响通道区232A、232B的长度L1、L2。一般来说，通道区232A、232B的长度L1、L2越长则有助于降低多晶硅薄膜晶体管250的漏电流。因此，为了增加通道区232B的长度L2，扫描线210位于通道区232B中宽度D2例如是大于扫描线210在其它区域的宽度D1。当然，在其它实施例中，为了增加通道区232A的长度L1，也可以使扫描线210在通道区202A中的宽度变宽。

半导体图案230还包括一电容电极252，其与漏极区238以及像素电极240电性连接，且电容电极252位于像素电极240下方。实际上，在本实施例中掺杂区234、源极区236、漏极区238与电容电极252是由掺杂的多晶硅材质所构成。在其它实施例中，像素结构200可以还包括一共享电极(未绘示)，配置于电容电极252与像素电极240之间。另外，漏极区238是通过接触窗Td与像素电极240电性连接，而源极区236是通过接触窗Ts与数据线220电性连接。在本实施例中，接触窗Td与接触窗Ts是位于扫描线210的同一侧，而半导体图案230大致折曲成一U型以与扫描线210相交于通道区232A与通道区232B。

当然，接触窗Td与接触窗Ts也可以是位于扫描线210相对的两侧。图3绘示为本发明的另一实施例的像素结构。请参照图3，像素结构300与像素结构200的设计相似，其中像素结构300的接触窗Td与接触窗Ts是位于扫描线210相对的两侧。另外，像素结构300的半导体图案330具有三个通道区332A、332B、332C以及两个U型的掺杂区334A、334B。此时，通道区332A、332B、332C下方的部份扫描线210、源极区236与漏极区238共同构成一多晶硅薄膜晶体管350。

在本实施例中，扫描线210与半导体图案330相交的部份分别具有不同的宽度D1、D2及D3。所以，通道区332A、通道区332B及通道区332C可以具有不同的宽度长度比值。实务上，扫描线210对应于通道区332A、332B、332C中的宽度D1、D2、D3可以大于扫描线210在其它区域中的宽度，以使多晶硅薄膜晶体管350具有较好的电性特性。此外，半导体图案330例如为多晶硅材质所制成，而多晶硅材质具有可透光的特性。因此，本实施例中折曲状半导体图案330的结构可以达到多重通道的设计，并同时使像素结构300具有良好的显示开口率。

图4绘示为本发明的再一实施例的像素结构。请参照图4，像素结构400与图2的像素结构200相似，数据线420与扫描线410交错排列，其不同之处在于，扫描线410具有一分支412，且分支412与半导体图案230相交。半导体图案230与分支412相交的部分构成通道区432，而掺杂区434A与434B则分别是位于通道区232A与通道区432之间，以及通道区232B与通道区432之间。实务上，本实施例的半导体图案230与图2的半导体图案230的外型相同，而由于分支412的设计而使像素结构400中具有三个通道区232A、232B及432。另外，掺杂区434A与434B的外型也由U型改变成两个L型。

像素结构400利用与像素结构200相同的半导体图案230以形成三个通道区232A、232B及432，则通道区232A、232B及432下方的部份扫描线410、源极区236与漏极区238共同构成一多晶硅薄膜晶体管450。因为多重通道的设计而使多晶硅薄膜晶体管450在关闭状态下不易发生漏电流的现象。

此外，分支412为一矩形图案，相较于现有技术的L型分支112而言，本实施例的设计有助于使像素结构400保有良好的显示开口率。分支412与电容电极252分别位于扫描线410的两侧，所以电容电极252的配置位置及面积不会受到分支142的影响。也就是说，随着不同的设计需求，电容电极252可配置在扫描线410与数据线220所围区域的任何位置上。另外，分支412的延伸方向垂直于扫描线410的延伸方向，而分支412下方的通道区432的长度与分支412的宽度D相同。因此，扫描线410与分支412的线宽变化可使各通道区232A、232B及432之间有不同的长度宽度比值。本实施例利用与半导体图案230相同的设计使像素结构400具有两个以上的通道区232A、232B及432，以提升像素结构的质量。

图5A与图5B为本发明的又一实施例的两种像素结构。请参照图5，像素结构500包括一扫描线510、一数据线520、一半导体图案530以及一像素电极540。扫描线510及数据线520交错排列并且扫描线510具有一分支512，且分支512位于数据线520下方。半导体图案530包括至少二通道区532A、532B、至少一掺杂区534以及一源极区536与一漏极区538。

通道区532A、532B位于扫描线510下方，其中通道区532A、532B具有不同的宽度长度比值。掺杂区534连接于通道区532A与532B之间。像素电极540与漏极区538电性连接，而源极区536连接于通道区532A与数据线520之间。另外，漏极区538连接于通道区532B与像素电极540之间。进一步而言，本实施例的掺杂区534具有L型的外型，其中掺杂区534连接于通道区532A与通道区532B之间。通道区532A与通道区532B下方的部份扫描线510、源极区536与漏极区538共同构成一多晶硅薄膜晶体管550。

在本实施例中，半导体图案530由数据线520的第一侧延伸至数据线520的第二侧。半导体图案530的源极区536例如是通过接触窗Ts与数据线520电性连接，而漏极区538则是通过接触窗Td与像素电极540电性连接。像素结构500中，接触窗Ts与接触窗Td是位于扫描线510相对的两侧。因此，本实施例的半导体图案530的折曲结构横越数据线520、扫描线510及分支512的两侧以与扫描线510及其分支512重迭于多个区域。所以，像素结构500具有多个通道区532A与532B，以有助于减低多晶硅薄膜晶体管550在关闭状态下发生漏电流的情形。简言之，像素结构500具有良好的质量。另外，扫描线510的分支512位于数据线520下方，可进一步避免像素结构500的显示开口率受到影响。

分支512的延伸方向垂直于扫描线510的延伸方向，且分支512下方的通道区532B的长度L2与分支512的宽度D1相同。因此，本实施例中通道区532A与532B的长度L2、L1分别与扫描线510的宽度及分支512的宽度D1、D2有关。若扫描线510与分支512的宽度D1、D2越宽，则越可有效降低多晶硅薄膜晶体管550的漏电流。

另外，为了稳定像素结构500进行显示时的显示电压，半导体图案530可以还包括一位于像素电极540下方的电容电极552，其与漏极区538以及像素电极540电性连接。更进一步来说，请参照图5B，像素结构500也可以配置有共享电极560于像素电极540与电容电极552之间。由于扫描线510的分支512位于数据线520下方，所以共享电极560与电容电极552的位置不会受到分支512的配置而影响，进一步使共享电极560与电容电极552的位置设计较具有弹性。

图6绘示为本发明的再一实施例的像素结构。请参照图6，像素结构600与像素结构500相似，其差异在于半导体图案630与半导体图案530的外型不同。像素结构600的半导体图案630包括三通道区632A、632B、632C以及二掺杂区634A、634B。此外，掺杂区634A、634B连接于通道区632A、632B与632C之间。源极区538连接于通道区632A与数据线520之间，而漏极区638连接于通道区632C与像素电极540之间。另外，电容电极552与分支512分别位于扫描线510的两侧。

在本实施例中，扫描线510的分支512的延伸方向垂直于扫描线510的延伸方向，而分支512下方的通道区632B的长度L与分支512的宽度D相同。因此，扫描线510与其分支51的宽度D2越宽时，通道区632A、632B与632C可具有较长的通道长度，以提升多晶硅薄膜晶体管650的电性特性。

分支512位于数据线520下方，所以像素结构600的设计中仅扫描线510与数据线520的主要线路部份为遮光膜层。因此，像素结构600具有高显示开口率。另外，半导体图案630由数据线520的第一侧延伸至第二侧，以与扫描线510及其分支512相交于多个区域，也就是通道区632A、632B与632C。半导体图案630的三个通道区632A、632B与632C间由L型的掺杂区634A、634B所连接。源极区536、漏极区538以及位于通道区632A、632B与632C下方的部份扫描线510共同构成一多晶硅薄膜晶体管650。在这样的设计下，多晶硅薄膜晶体管650具有多重通道，因此关闭状态时，不易发生漏电流的现象，而有助于使像素结构600具有良好的质量。

综上所述，本发明利用不同的半导体图案设计，使像素结构中具有多个通道区，同时将扫描线的分支设置于数据线下方。因此，像素结构的显示开口率不会因扫描线的分支而受到限制。也即，本发明的像素结构具有高显示开口率。另外，本发明的像素结构中，半导体图案与扫描线重迭于多个区域而形成多个通道区，有助于降低像素结构中多晶硅薄膜晶体管在关闭状态时产生漏电流的情形。整体而言，本发明的像素结构具有高显示开口率，同时也具有良好的质量。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种像素结构，其特征在于，包括：

一扫描线，具有一分支；

一数据线，与该扫描线交错排列，该分支位于该数据线下方，且该分支与该数据线重叠；

一半导体图案，该半导体图案包括：

至少二通道区，位于该扫描线下方；

至少一掺杂区，连接于该些通道区之间；

一源极区与一漏极区；以及

一像素电极，与该漏极区电性连接，该源极区连接于其中一个通道区与该数据线之间，而该漏极区连接于另一个通道区与该像素电极之间。

2.根据权利要求1所述的像素结构，其特征在于，至少一该通道区位于该分支下方，并且位于该分支下方的该通道区的长度与该分支的宽度相同。

3.根据权利要求1所述的像素结构，其特征在于，该半导体图案包括一多晶硅图案。

4.根据权利要求3所述的像素结构，其特征在于，该半导体图案还包括一电容电极，与该漏极区以及该像素电极电性连接，该电容电极位于该像素电极下方。

5.根据权利要求4所述的像素结构，其特征在于，还包括一共享电极，配置于该电容电极与该像素电极之间。

6.根据权利要求5所述的像素结构，其特征在于，该电容电极与该分支分别位于该扫描线的两侧。

7.根据权利要求1所述的像素结构，其特征在于，该掺杂区的形状包括L形。

8.根据权利要求1所述的像素结构，其特征在于，该半导体图案由该数据线的一第一侧延伸至该数据线的一第二侧。

9.根据权利要求1所述的像素结构，其特征在于，该通道区下方的部份该扫描线、该源极区与该漏极区构成一多晶硅薄膜晶体管。