CN101933233A - 振荡频率控制电路及具有其的dc-dc转换器和半导体器件 - Google Patents

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Abstract

公开了振荡频率控制电路(4)，其配置为控制振荡电路(2)的第二时钟信号的频率，其中所述振荡电路(2)用于产生和输出具有响应于输入控制信号的频率的所述第二时钟信号。所述振荡频率控制电路包含：频率差检测电路单元(12，13，14，15)，其配置为：检测外部输入的预定第一时钟信号的频率与所述第二时钟信号的频率之差，并且产生和输出用于指示检测结果的信号；以及频率控制电路单元(11)，其配置为：控制所述第二时钟信号的频率，以使得所述第二时钟信号的频率响应于来自所述频率差检测电路的输出信号而在预定下限值和预定上限值之间持续地来回改变。

Description

振荡频率控制电路及具有其的DC-DC转换器和半导体器件
技术领域
本发明涉及振荡频率控制电路，更具体而言，涉及如下的振荡频率控制电路：其用于控制集成在半导体器件(其中还集成了无线电发送接收电路)中的DC-DC转换器中所使用的振荡电路。
背景技术
近来，为了促使电子设备中的能量节省，已经使用了具有改进效率的开关稳压器。然而，当开关稳压器中的开关器件导通和截止时，开关稳压器产生开关噪声，并且不仅在开关频率上而且在开关频率整数倍的谐波频率上产生开关噪声。由于此特性，当将开关稳压器和无线电发送接收电路集成在同一半导体器件中时，可能出现如下的问题：来自开关稳压器的开关噪声对无线电发送接收电路中使用的频率施加了有害的影响。
图6到图8示出了被配置为驱动传统DC-DC转换器中的开关晶体管的时钟信号产生电路的示例性配置(例如，参见专利文献1和2)。
首先描述图6所示配置的工作。
如图6所示，谐振器156连接至基准振荡电路155。基准振荡电路155产生具有基于谐振器156的恒定频率的振荡信号FT。分频器157对振荡信号FT进行分频以产生信号CC，并将信号CC输出到相位比较器158。相位比较器158将信号CC的相位与输出自分频部分164的分频信号CD的相位进行比较，并且产生频率误差信号EFC。频率误差信号EFC通过低通滤波器159而提供至NPN晶体管160的基极。
振荡部分161包括CR振荡电路，并且输出振荡信号Fs。振荡信号Fs的频率由电阻器162和电容器163来确定。NPN晶体管160与电阻器162并联连接。因此，电阻器162的电阻值根据NPN晶体管160的工作而变化，从而使得能够改变振荡信号Fs的频率。将振荡信号Fs提供至分频部分164和DC-DC控制电路(未示出)，其中该DC-DC控制电路配置为控制DC-DC转换器的开关晶体管的工作。分频部分164以输出自用于选择站(station)的微型计算机(未示出)的分频控制信号BC所设置的预定分频比来对振荡信号Fs进行分频，所述微型计算机包括在用于接收无线电广播信号的调谐器部分
(未示出)中。
例如，分频器157对振荡信号FT进行分频，并且产生具有5kHz频率的信号。进一步，分频部分164对振荡信号Fs进行分频，以便产生和输出频率为振荡信号Fs的频率的二十分之一(1/20)的分频信号CD。相位比较器158将信号CC的相位与分频信号CD的相位进行比较，并且产生频率误差信号EFC，以便信号CC的频率变得等于分频信号CD的频率。相位比较器158将产生的频率误差信号EFC提供至NPN晶体管160。结果，振荡部分161产生的振荡信号Fs的频率变为100kHz。在DC-DC控制电路(未示出)中，开关晶体管基于振荡信号Fs进行开关。因此，产生了具有100kHz的基频和其谐波频率(其为100kHz的整数倍)的噪声。
接下来，当通过操作调谐器部分而接收到具有(例如)999kHz的频率的广播波时，通过分频控制信号BC将分频部分164的分频比设置为21。通过这样设置，将振荡信号Fs的频率除以21以产生具有大约4.76kHz频率的分频信号CD。如上所述，相位比较器158产生并输出频率误差信号EFC来增大振荡信号Fs的频率，以便分频信号CD的频率变为5kHz。即，振荡信号Fs的频率增大至105kHz，以便在分频比为21(除以21)的条件下获得具有5kHz频率的分频信号CD。结果，基于具有105kHz频率的振荡信号Fs来驱动开关晶体管(未示出)，并且开关噪声的频率变得与广播波的接收范围和中频信号的频率不同，从而使得能够避免糟糕的接收状况。
接下来，描述图7所示配置的工作。
如图7所示，将调谐器部分(未示出)产生的具有预定频率的基准信号CB以及输出自分频部分164的分频信号CD输入至相位比较器165。相位比较器165将基准信号CB的相位与分频信号CD的相位进行比较，并且产生频率误差信号EFE且通过低通滤波器159将其提供至NPN晶体管160的基极。当将分频部分164的分频比设置为12并且各广播站之间的频率为9kHz时，将该9kHz设置为基准信号CB的频率，并且将具有9kHz频率的基准信号CB输入至相位比较器165。
相位比较器165产生频率误差信号(EFE)，以便基准信号CB的频率等于分频信号CD的频率。结果，振荡部分161产生的振荡信号Fs的频率变为108kHz。在此条件下，如果要接收具有1080kHz频率的广播波，则由于该频率(1080kHz)等于振荡信号Fs的开关噪声的谐波分量之一的频率(即，振荡信号Fs的频率(108kHz)的10倍)，因此，接收状况受到开关噪声影响。为了避免该问题，使用分频控制信号BC将分频部分164的分频比改变为13。通过这样设置，振荡信号Fs的频率变为117kHz，因此，开关噪声的谐波分量的频率在广播波的接收范围之外，由此避免了糟糕接收的发生。
接下来，描述图8所示配置的工作。
如图8所示，谐振器167连接至振荡电路166。振荡电路166产生具有基于谐振器167的恒定频率的振荡信号Fu，并且将产生的振荡信号Fu输出至分频部分168。该分频部分168对振荡信号Fu进行分频，并且产生和输出振荡信号Fs。将振荡信号Fs提供至DC-DC控制电路(未示出)，并用于驱动开关晶体管。
进一步，分频控制部分169连接至分频部分168，并且产生分频控制信号BD以便在预定时间段连续或间歇地切换分频部分168的分频比。
因此，通过分频控制信号BD在预定时间段连续或间歇地切换分频部分168的分频比。结果，相应地在预定时间段切换振荡信号Fs的频率。
如上所述，用作开关信号的振荡信号Fs的频率连续或间歇地改变。结果，所产生的噪声的基频分量和谐波频率分量分散。因此，可以降低每单位时间的预定频率上的噪声量，从而在实际使用中将所产生噪声的电平降低至可接受的电平。
专利文献1：日本专利申请公开No.：H9-266425
专利文献2：日本专利申请公开No.：H9-266426
发明内容
本发明要解决的问题
然而，在图6和图7所示的配置中，需要诸如微型计算机之类的特定控制电路来设置分频部分164的分频比。因此，不具有这种控制电路的系统不能采用上述方法。
进一步，在如图8所示的配置中，分频部分168以在预定时间段改变的分频比对振荡信号Fu进行分频所产生的振荡信号Fs被用作开关信号。由于此特性，振荡信号Fs的各频率是离散的频率。进一步，在预定时间段期间将振荡信号Fs的各频率保持为相同的频率。由于此特性，如果调谐器部分的频率对应于振荡信号Fs的基频或各谐波频率中的任何一个，则出现在预定时间段期间噪声干扰保持的问题。
进行本发明以解决至少一个上述问题，并且本发明可提供能够在不使用诸如微型计算机之类的特定控制电路的情况下并且不管无线电发送接收电路中所使用的频率如何而都将开关噪声电平降低至噪声干扰可忽略的电平的振荡频率控制电路，以及使用该振荡频率控制电路的DC-DC转换器和半导体器件。
用于解决所述问题的办法
根据本发明的一方面，将振荡频率控制电路配置为控制用于产生和输出具有响应于输入控制信号的频率的第二时钟信号的振荡电路，以使得所述振荡频率控制电路控制所述第二时钟信号的频率。所述振荡频率控制电路包括：
频率差检测电路单元，其配置为：检测外部输入的预定第一时钟信号的频率与所述第二时钟信号的频率之差，并且产生和输出指示检测结果的信号；以及
频率控制电路单元，其配置为：控制所述第二时钟信号的频率，以使得所述第二时钟信号的频率响应于来自所述频率差检测电路的输出信号而在预定下限值和预定上限值之间持续地来回改变。
更具体而言，所述频率差检测电路可包括：
第一分频电路，其配置为：以预设的第一分频比对所述第二时钟信号进行分频，并且产生和输出第一分频时钟信号；
第二分频电路，其配置为：以预设的第二分频比对所述第二时钟信号进行分频，并且产生和输出第二分频时钟信号；
第一频率比较电路，其配置为：将所述第一时钟信号的频率与所述第一分频时钟信号的频率进行比较，并且产生和输出用于指示比较结果的信号；以及
第二频率比较电路：其配置为：将所述第一时钟信号的频率与所述第二分频时钟信号的频率进行比较，并且产生和输出用于指示比较结果的信号，其中
所述频率控制电路单元控制所述振荡电路，以使得所述第二时钟信号的频率响应于来自所述第一频率比较电路和所述第二频率比较电路的输出信号而在预定下限值和预定上限值之间持续地来回改变。
在这种情况下，所述频率控制电路单元可控制所述振荡电路，以使得：当所述第一频率比较电路的输出信号指示所述第一分频时钟信号的频率低于所述第一时钟信号的频率时，所述第二时钟信号的频率增大，直到所述第二频率比较电路的输出信号指示所述第二分频时钟信号的频率高于所述第一时钟信号的频率为止；而当所述第二频率比较电路的输出信号指示所述第二分频时钟信号的频率高于所述第一时钟信号的频率时，所述第二时钟信号的频率减小，直到所述第一频率比较电路的输出信号指示所述第一分频时钟信号的频率低于所述第一时钟信号的频率为止。
进一步，所述频率控制电路单元可包括
第一锁存电路，其具有置位输入端和复位输入端，所述第一频率比较电路的输出信号输入至所述置位输入端，而所述第二频率比较电路的输出信号输入至所述复位输入端；以及
第二锁存电路，其具有置位输入端和复位输入端，所述第二频率比较电路的输出信号输入至所述置位输入端，而所述第一频率比较电路的输出信号输入至所述复位输入端，其中
所述第一锁存电路和所述第二锁存电路中的每一个均配置为：将输出信号输出到振荡电路，以便控制所述振荡电路的第二时钟信号的频率。
进一步，所述第一分频时钟信号的频率指示所述第二时钟信号的下限频率，而所述第二分频时钟信号的频率指示所述第二时钟信号的上限频率。
进一步，所述第一分频电路和所述第二分频电路中的每一个均通过对应的输入信号所指示的分频比来执行分频处理。
进一步，所述频率差检测电路单元可进一步包括：
随机数产生电路，其配置为：根据所述第二频率比较电路的输出信号，从预定范围内的数字值之中随机地选择和输出一个数字值；
第一相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第一值，并且将相加结果输出至所述第一分频电路；以及
第二相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第二值，并且将相加结果输出至所述第二分频电路，其中
所述第一分频电路通过根据从所述第一相加电路输入的数字值的分频比来执行分频处理，所述第二分频电路通过根据从所述第二相加电路输入的数字值的分频比来执行分频处理。
在这种情况下，所述随机数产生电路可在所述第二频率比较电路的输出信号指示所述第二分频时钟信号的频率高于所述第一时钟信号的频率时，从预定范围内的数字值之中随机地选择和输出一个数字值。
进一步，所述频率差检测电路单元可进一步包括：
随机数产生电路，其配置为：根据所述第一频率比较电路的输出信号，从预定范围内的数字值之中随机地选择和输出一个数字值；
第一相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第一值，并且将相加结果输出至所述第一分频电路；以及
第二相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第二值，并且将相加结果输出至所述第二分频电路，其中
所述第一分频电路通过根据从所述第一相加电路输入的数字值的分频比来执行分频处理，所述第二分频电路通过根据从所述第二相加电路输入的数字值的所述分频比来执行分频处理。
在这种情况下，所述随机数产生电路可在所述第一频率比较电路的输出信号指示所述第一分频时钟信号的频率低于所述第一时钟信号的频率时，从预定范围内的数字值之中随机地选择和输出一个数字值。
进一步，可以确定预定的第一值和预定的第二值，以使得所述第一分频时钟信号的频率与所述第二分频时钟信号的频率之差保持基本恒定。
进一步，至少在提供电源时，总是将所述第一时钟信号输入至所述频率差检测电路单元。
根据本发明的另一方面，提供了具有开关电源电路的DC-DC转换器，所述DC-DC转换器包含：
振荡电路，其配置为：产生和输出具有响应于输入控制信号的一频率的第二时钟信号；
控制电路，其配置为：通过基于所述振荡电路的第二时钟信号来针对所述开关电源电路中的开关器件执行开关控制，而将输入电压转换为预定恒压；以及
上述振荡频率控制电路，该振荡频率控制电路配置为控制振荡电路的第二时钟信号的频率。
更具体而言，所述开关电源电路可配置为：向无线电发送电路、无线电接收电路和无线电发送接收电路中的至少一个提供电源。
根据本发明的又一方面，提供了半导体器件，其包括：
无线电发送电路、无线电接收电路和无线电发送接收电路中的至少一个；以及
DC-DC转换器，其具有上述开关电源电路。
本发明的效果
在根据本发明实施方式的振荡频率控制电路、具有该振荡频率控制电路的DC-DC转换器和半导体器件中，DC-DC转换器的开关频率在预定下限频率和预定上限频率之间来回改变，进一步，开关频率在这些频率之间持续地摆动(sweep)。由于此特性，变得可以将噪声持续地分布在宽频范围上。因此，变得可以将在一频率(其可能干扰无线电发送接收电路中所使用的特定频率)上出现开关频率时的时间段减小至片刻，从而在实际使用中使得能够将开关噪声电平降低至可接受的电平。
进一步，根据本发明的实施方式，可以在将下限频率和上限频率之差保持为恒定值的同时随机地改变摆动的频率范围。由于此特性，实际使用中变得可以将噪声电平在很大程度上降低至可接受的电平。
附图说明
图1是示出使用根据本发明第一实施方式的振荡频率控制电路的DC-DC转换器的示例的框图；
图2是示出根据本发明第一实施方式的振荡频率控制电路的电路配置的示例的框图；
图3是示出图2中所示的上升信号UP和下降信号DOWN的示例的图；
图4是示出根据本发明第二实施方式的振荡频率控制电路的电路配置的示例的框图；
图5是示出图4所示的上升信号UP和下降信号DOWN的示例的图；
图6是示出用于驱动传统DC-DC转换器中的开关晶体管的时钟信号产生电路的示例性配置的图；
图7是示出用于驱动传统DC-DC转换器中的开关晶体管的时钟信号产生电路的另一示例性配置的图；以及
图8是示出用于驱动传统DC-DC转换器中的开关晶体管的时钟信号产生电路的又一示例性配置的图。
附图标记描述
1：DC-DC转换器
2：振荡电路
3：控制电路
4，4a：频率控制电路
11：UP/DOWN(升/降)控制电路
12：第一频率比较电路
13：第二频率比较电路
14：第一分频电路
15：第二分频电路
21：第一锁存电路
22：第二锁存电路
31：第一相加电路
32：第二相加电路
33：随机数产生电路
具体实施方式
接下来参考附图，详细描述本发明的各实施方式。
第一实施方式
图1是示出根据本发明第一实施方式的使用振荡频率控制电路4的DC-DC转换器1的示例的框图。
如图1所示，将诸如开关稳压器之类的DC-DC转换器1配置为把输入至DC-DC转换器的输入电压Vin转换为预定恒压，并且输出经转换的恒压作为电源电压Vdd，所述DC-DC转换器1包括振荡电路2，其产生第二时钟信号CLKB；控制电路3，其输入第二时钟信号CLKB；以及振荡频率控制电路4，其控制振荡电路2的振荡频率。
将用作基准时钟信号的预定第一时钟信号CLKA从外部输入至振荡频率控制电路4。将输出自振荡电路2的第二时钟信号CLKB输入至控制电路3，并且其用于执行控制电路3中开关器件(未示出)的ON/OFF(导通/截止)控制，以便控制电路3通过使用输入的第二时钟信号CLKB将输入电压Vin转换为预定恒压，并产生电源电压Vdd。
图2是示出根据本发明第一实施方式的振荡频率控制电路的配置的示例的框图。换言之，图2是示出图1中的振荡频率控制电路4的示例性配置的框图。
如图2所示，振荡频率控制电路4包括UP/DOWN(升/降)控制电路11、第一频率比较电路12、第二频率比较电路13、第一分频电路14和第二分频电路15。这里，UP/DOWN控制电路11构成频率控制电路单元。另一方面，第一频率比较电路12、第二频率比较电路13、第一分频电路14和第二分频电路15构成频率差检测电路单元。
将第二时钟信号CLKB输入至第一分频电路14。第一分频电路14将输入的第二时钟信号CLKB进行分频，以便产生和输出具有第二时钟信号CLKB的频率的四十六分之一(1/46)的频率的第一分频时钟信号CLKB1。进一步，将第二时钟信号CLKB输入至第二分频电路15。第二分频电路15将输入的第二时钟信号CLKB进行分频，以便产生和输出具有第二时钟信号CLKB的频率的七十六分之一(1/76)的频率的第二分频时钟信号CLKB2。第一时钟信号CLKA和第一分频时钟信号CLKB1两者均输入至第一频率比较电路12。第一频率比较电路12将第一时钟信号CLKA的频率与第一分频时钟信号CLKB1的频率进行比较，产生指示比较结果的上升信号UP，并且将产生的上升信号UP输出至UP/DOWN控制电路11。例如，在向第一频率比较电路12的输入端B输入的第一分频时钟信号CLKB1的频率低于向第一频率比较电路12的输入端A输入的第一时钟信号CLKA的频率的情况下，第一频率比较电路12输出高电平的上升信号UP。另一方面，当第一分频时钟信号CLKB 1的频率等于或高于第一时钟信号CLKA的频率时，第一频率比较电路12输出低电平的上升信号UP。
进一步，第一时钟信号CLKA和第二分频时钟信号CLKB2两者均输入至第二频率比较电路13。第二频率比较电路13将第一时钟信号CLKA的频率与第二分频时钟信号CLKB2的频率进行比较，产生指示比较结果的下降信号DOWN，并且将产生的下降信号DOWN输出至UP/DOWN控制电路11。例如，在向第二频率比较电路13的输入端B输入的第二分频时钟信号CLKB2的频率高于向第二频率比较电路13的输入端A输入的第一时钟信号CLKA的频率的情况下，第二频率比较电路13输出高电平的下降信号DOWN。另一方面，当第二分频时钟信号CLKB2的频率等于或低于第一时钟信号CLKA的频率时，第二频率比较电路13输出低电平的下降信号DOWN。
UP/DOWN控制电路11包括第一锁存电路21和第二锁存电路22。将上升信号UP和下降信号DOWN分别输入至第一锁存电路21的置位输入端S和复位输入端R。将上升控制信号UPc从第一锁存电路21的输出端输出至振荡电路2的输入端UPi。另一方面，下降信号DOWN和上升信号UP分别输入至第二锁存电路22的置位输入端S和复位输入端R。将下降控制信号DOWNc从第二锁存电路22的输出端输出至振荡电路2的输入端DOWNi。
第一锁存电路21的工作与第二锁存电路22的工作相同。更具体而言，在第一锁存电路21和第二锁存电路22两者中，当置位输入端S上的信号电平变为高时，输出高电平信号，并且即使在置位输入端S上的信号电平返回到低时，也持续输出高电平信号。进一步，在第一锁存电路21和第二锁存电路22两者中，当复位输入端R上的信号电平变为高时，输出低电平信号，并且即使在复位输入端R上的信号电平返回到低时，也持续输出低电平信号。
在上升控制信号UPc的电平为高的同时，振荡电路2进行工作以增大当前输出的第二时钟信号CLKB的频率。另一方面，在下降控制信号DOWNc的电平为高的同时，振荡电路2进行工作以减小当前输出的第二时钟信号CLKB的频率。
如上所述，UP/DOWN控制电路11控制振荡电路2，以使得：在上升信号UP的电平为高时，第二时钟信号CLKB的频率增大，直到下降信号DOWN的电平变为高为止；而当下降信号DOWN的电平为高时，第二时钟信号CLKB的频率减小，直到上升信号UP的电平变为高为止。换言之，UP/DOWN控制电路11控制振荡电路2，以使得：当上升信号UP指示第一分频时钟信号CLKB1的频率低于第一时钟信号CLKA的频率时，第二时钟信号CLKB的频率增大，直到下降信号DOWN指示第二分频时钟信号CLKB2的频率高于第一时钟信号CLKA的频率为止；而当下降信号DOWN指示第二分频时钟信号CLKB2的频率高于第一时钟信号CLKA的频率时，第二时钟信号CLKB的频率减小，直到上升信号UP指示第一分频时钟信号CLKB1的频率低于第一时钟信号CLKA的频率为止。
图3示出了图2中所示的上升信号UP和下降信号DOWN的示例。图3示出了第一时钟信号CLKA的频率为32.768kHz的情况。
如上所述，将第一分频电路14的分频比给定为46(除以46)。因此，为了使第一分频时钟信号CLKB1的频率等于第一时钟信号CLKA的频率(32.768kHz)，第二时钟信号CLKB的频率为大约1.5MHz。因此，例如，上升信号UP的电平在第二时钟信号CLKB的频率小于大约1.5MHz时为高，并且上升信号UP的电平在第二时钟信号CLKB的频率等于或高于大约1.5MHz时为低。
类似地，将第二分频电路15的分频比给定为76(除以76)。因此，为了使第二分频时钟信号CLKB2的频率等于第一时钟信号CLKA的频率(32.768kHz)，第二时钟信号CLKB的频率为大约2.5MHz。因此，例如，下降信号DOWN的电平在第二时钟信号CLKB的频率等于或小于大约2.5MHz时为低，并且下降信号DOWN的电平在第二时钟信号CLKB的频率高于大约2.5MHz时为高。
在这种配置中，当第二时钟信号CLKB的频率低于1.5MHz时，如上所述那样，在这种情况下，上升信号UP的电平为高，而下降信号DOWN的电平为低。因此，第一锁存电路21被置位，并且上升控制信号UPc的电平为高。另一方面，第二锁存电路22被复位，并且下降控制信号DOWNc的电平为低。
由于上升控制信号UPc的电平为高，因此从振荡电路2输出的第二时钟信号CLKB的频率增大。当第二时钟信号CLKB的频率高于1.5MHz时，上升信号UP的电平为低。然而，第一锁存电路21未被复位，直到下降控制信号DOWN的电平变为高为止；因此，上升控制信号UPc的高电平持续。结果，第二时钟信号CLKB的频率进一步增大。
当第二时钟信号CLKB的频率高于2.5MHz时，第一锁存电路21被复位且上升控制信号UPc的电平为低，并且第二锁存电路22被置位且下降控制信号DOWNc的电平为高。结果，第二时钟信号CLKB的频率的增大停止，而第二时钟信号CLKB的频率的减小开始。当第二时钟信号CLKB的频率低于2.5MHz时，从第二锁存电路22输出的下降控制信号DOWNc的高电平持续。因此，第二时钟信号CLKB的频率进一步减小。
当第二时钟信号CLKB的频率返回低于1.5MHz时，上升信号UP的电平为高。因此，第一锁存电路21被置位且上升控制信号UPc的电平为高，并且第二锁存电路22被复位且下降控制信号DOWNc的电平为低。结果，第二时钟信号CLKB的频率再次增大。
通过重复上述操作，第二时钟信号CLKB的频率在频率1.5MHz和2.5MHz之间持续地来回切换。因此，可以将开关稳压器的开关频率上的开关噪声持续地分布在宽频范围上。由于此特性，变得可以将在一频率(其可能干扰无线电发送接收电路中所使用的特定频率)上出现开关频率的时间段减小至片刻，从而在实际使用中使得能够将开关噪声电平在很大程度上降低至可接受的电平。
在本发明的第一实施方式中，描述了将第一分频电路14的分频比n给定为46(除以46)并且将第二分频电路15的分频比m给定为76(除以76)的情况。然而，这些是示例值，本发明并不限于分频比的所述值。第一分频电路14和第二分频电路15的分频比的值可以自由地确定。
进一步，在本发明的第一实施方式中，描述了将作为基准频率的第一时钟信号CLKA的频率设置为32.768kHz的情况。然而，根据本发明，第一时钟信号CLKA的频率不限于此值。许多电子设备包括具有所谓的实时时钟(RTC，real time clock)的时钟功能的电路。即使在关闭电源时，RTC也产生用于时钟功能的精确时钟信号。作为时钟信号的频率，鉴于尺寸、成本和消耗的电流，广泛地使用具有32.768kHz频率的信号。因此，在本发明的第一实施方式中，也将该时钟信号用于基准时钟信号。进一步，假设至少在提供电源时，总是输入第一时钟信号CLKA。
第二实施方式
在以上第一实施方式中，可以在实际使用中将关于无线电发送接收电路中使用的特定频率的噪声在很大程度上降低至可接受的电平。然而，第一分频电路14和第二分频电路15的每一分频比被固定。因此，噪声的峰值能量可能在2MHz的中心频率附近略微增大。为了克服该问题，可以将第一分频电路14和第二分频电路15的每一分频比配置为被改变，并且将这种配置描述为本发明的第二实施方式。
图4是示出根据本发明第二实施方式的振荡频率控制电路4a的示例性配置的框图。在图4中，相同的附图标记用于描述与图2中所述相同的元件，而不进一步描述。即，在此仅描述不同的事项。进一步，由于除了振荡频率控制电路的附图标记之外，图4中的DC-DC转换器与图1中的DC-DC转换器相同，因此也省略了使用图4中所示的振荡频率控制电路的DC-DC转换器的描述。
图4中的配置与图2中的配置的不同之处在于：第一分频电路14和第二分频电路15的分频比可归因于第一相加电路31、第二相加电路32和随机数产生电路33的添加。利用该配置变化，振荡频率控制电路的附图标记从图2中的4变为图4中的4a。
如图4中所示，振荡频率控制电路4a包括UP/DOWN控制电路11、第一频率比较电路12、第二频率比较电路13、第一分频电路14、第二分频电路15、第一相加电路31、第二相加电路32、随机数产生电路33。在该配置中，第一频率比较电路12、第二频率比较电路13、第一分频电路14、第二分频电路15、第一相加电路31、第二相加电路32、随机数产生电路33构成频率差检测电路单元。
进一步，如图4中所示，将下降信号DOWN输入至随机数产生电路33的输入端CK。当下降信号DOWN的电平从低变为高时，随机数产生电路33产生十五个随机数1到15，并且将产生的随机数中的一个数字作为数字数据RND输出到第一相加电路31和第二相加电路32的每一个输入端。下面例如描述这样的情况：将数字数据“38”输入到第一相加电路31的另一输入端，并且将数字数据“68”输入到第二相加电路32的另一输入端。在这种情况下，在第一相加电路31中，将指示所产生的随机数1到15中任何一个的、并从随机数产生电路33输出的数字数据RND加至数字数据“38”以获得数字n(＝RND+38)。然后，将获得的数字n输出至第一分频电路14，以便将数字n设置为第一分频电路14的分频比。类似地，在第二相加电路32中，将指示所产生的随机数1到15中任何一个的、并从随机数产生电路33输出的数字数据RND加至数字数据“68”以获得数字m(＝RND+68)。然后，将获得的数字m输出至第二分频电路15，以便将数字m设置为第二分频电路15的分频比。
进一步，例如，考虑将随机数产生电路33输出值“1”作为数字数据RND的情况。在这种情况下，将第一分频电路14的分频比设置为39(除以39)，并且将第二分频电路15的分频比设置为“69”(除以69)。下面，假定第一时钟信号CLKA的频率为32.768kHz。在这种情况下，第二时钟信号CLKB的下限频率和上限频率分别变为大约1.3MHz和大约2.3MHz。进一步，例如，在随机数产生电路33输出值“15”作为数字数据RND的情况下，将第一分频电路14和第二分频电路15的分频比分别设置为53和83。在这种情况下，第二时钟信号CLKB的下限频率和上限频率分别变为大约1.7MHz和大约2.7MHz。
如上所述，无论从随机数产生电路33输出的数字数据RND的值如何，第二时钟信号CLKB的上限频率和下限频率之差都保持为基本恒定的值1MHz，并且第一分频电路14和第二分频电路15的分频比之差也保持为恒定值30。
图5示出图4的配置中的上升信号UP和下降信号DOWN的示例。
如图5所示，当从随机数产生电路33输出数字数据RND的值“1”时，上升信号UP的电平在第二时钟信号CLKB的频率低于大约1.3MHz的时候为高，并且上升信号UP的电平在第二时钟信号CLKB的频率等于或高于大约1.3MHz的时候为低。另一方面，下降信号DOWN的电平在第二时钟信号CLKB的频率低于大约2.3MHz的时候为低，并且下降信号DOWN的电平在第二时钟信号CLKB的频率等于或高于大约2.3MHz的时候为高。
进一步，当从随机数产生电路33输出数字数据RND的值“15”时，上升信号UP的电平在第二时钟信号CLKB的频率低于大约1.7MHz的时候为高，并且上升信号UP的电平在第二时钟信号CLKB的频率等于或高于大约1.7MHz的时候为低。另一方面，下降信号DOWN的电平在第二时钟信号CLKB的频率等于或低于大约2.7MHz的时候为低，并且下降信号DOWN的电平在第二时钟信号CLKB的频率等于或高于大约2.7MHz的时候为高。
在振荡频率控制电路4a中，将随机数的相同数字值加至第一分频电路14的分频比的固定值以及第二分频电路15的分频比的固定值。因此，第一分频电路14的分频比和第二分频电路15的分频比之差保持为恒定值，于是，第二时钟信号CLKB的上限频率和下限频率之差也保持为恒定值。
如上所述，按照本发明的第二实施方式，根据指示所产生的随机数1到15中任何一个数字的、并从随机数产生电路33输出的数字数据RND、以及输入到第一相加电路31和第二相加电路32的固定数字数据，来确定第二时钟信号CLKB的上限频率和下限频率；因此，第二时钟信号CLKB的上限频率和下限频率之差保持为恒定值。由于该特性，因而可以实现与本发明第一实施方式中相同的效果，并且由于第二时钟信号CLKB的上限频率和下限频率之间的中心频率改变，因此噪声的峰值能量可能分散。
在上述描述中，描述了这样的情况：当下降信号DOWN的电平变为高时，第一和第二分频电路14和15的分频比均改变。然而，本发明不限于此配置。例如，第一和第二分频电路14和15的分频比两者均可以在上升信号UP的电平变为高时而改变。为此，将上升信号UP输入至随机数产生电路33的输入端CK。
尽管已经为了完全和清楚的公开而针对特定实施方式描述了本发明，然而所附权利要求书并不由此受限，而是要构造为实现：完全落入在此阐述的基本示教的、对于本领域技术人员而言可能发生的所有变型和可替代构造。
本申请基于并要求2008年2月6日提交的日本专利申请No.2008-026454的优先权的权益，在此通过引用的方式将其全部内容合并于此。

Claims (15)

1.一种振荡频率控制电路，其配置为控制用于产生和输出具有响应于输入控制信号的频率的第二时钟信号的振荡电路，以使得所述振荡频率控制电路控制所述第二时钟信号的频率，所述振荡频率控制电路包含：
频率差检测电路单元，其配置为：检测外部输入的预定第一时钟信号的频率与所述第二时钟信号的频率之差，并且产生和输出指示检测结果的信号；以及
频率控制电路单元，其配置为：控制所述第二时钟信号的频率，以使得所述第二时钟信号的频率响应于来自所述频率差检测电路的输出信号而在预定下限值和预定上限值之间持续地来回改变。
2.根据权利要求1所述的振荡频率控制电路，其中
所述频率差检测电路单元包括
第一分频电路，其配置为：以预设的第一分频比对所述第二时钟信号进行分频，并且产生和输出第一分频时钟信号；
第二分频电路，其配置为：以预设的第二分频比对所述第二时钟信号进行分频，并且产生和输出第二分频时钟信号；
第一频率比较电路，其配置为：将所述第一时钟信号的频率与所述第一分频时钟信号的频率进行比较，并且产生和输出指示比较结果的信号；以及
第二频率比较电路，其配置为：将所述第一时钟信号的频率与所述第二分频时钟信号的频率进行比较，并且产生和输出指示比较结果的信号，其中
所述频率控制电路单元控制所述振荡电路，以使得所述第二时钟信号的频率响应于来自所述第一频率比较电路和所述第二频率比较电路的输出信号而在预定下限值和预定上限值之间持续地来回改变。
3.根据权利要求2所述的振荡频率控制电路，其中
所述频率控制电路单元控制所述振荡电路，以使得：当所述第一频率比较电路的输出信号指示所述第一分频时钟信号的频率低于所述第一时钟信号的频率时，所述第二时钟信号的频率增大，直到所述第二频率比较电路的输出信号指示所述第二分频时钟信号的频率高于所述第一时钟信号的频率为止；而当所述第二频率比较电路的输出信号指示所述第二分频时钟信号的频率高于所述第一时钟信号的频率时，所述第二时钟信号的频率减小，直到所述第一频率比较电路的输出信号指示所述第一分频时钟信号的频率低于所述第一时钟信号的频率为止。
4.根据权利要求2或3所述的振荡频率控制电路，其中
所述频率控制电路单元包括
第一锁存电路，其具有置位输入端和复位输入端，所述第一频率比较电路的输出信号输入至所述置位输入端，而所述第二频率比较电路的输出信号输入至所述复位输入端；以及
第二锁存电路，其具有置位输入端和复位输入端，所述第二频率比较电路的输出信号输入至所述置位输入端，而所述第一频率比较电路的输出信号输入至所述复位输入端，其中
所述第一锁存电路和所述第二锁存电路中的每一个均配置为：将输出信号输出到振荡电路，以便控制所述振荡电路的第二时钟信号的频率。
5.根据权利要求2到4中任何一个所述的振荡频率控制电路，其中
所述第一分频时钟信号的频率指示所述第二时钟信号的下限频率，而所述第二分频时钟信号的频率指示所述第二时钟信号的上限频率。
6.根据权利要求2到5中任何一个所述的振荡频率控制电路，其中
所述第一分频电路和所述第二分频电路中的每一个均通过对应的输入信号所指示的分频比来执行分频处理。
7.根据权利要求6所述的振荡频率控制电路，其中
所述频率差检测电路单元进一步包括
随机数产生电路，其配置为：根据所述第二频率比较电路的输出信号，从预定范围内的数字值之中随机地选择和输出一个数字值；
第一相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第一值，并且将相加结果输出至所述第一分频电路；以及
第二相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第二值，并且将相加结果输出至所述第二分频电路，其中
所述第一分频电路通过根据从所述第一相加电路输入的数字值的分频比来执行分频处理，所述第二分频电路通过根据从所述第二相加电路输入的数字值的分频比来执行分频处理。
8.根据权利要求7所述的振荡频率控制电路，其中
所述随机数产生电路在所述第二频率比较电路的输出信号指示所述第二分频时钟信号的频率高于所述第一时钟信号的频率时，从预定范围内的数字值之中随机地选择和输出一个数字值。
9.根据权利要求6所述的振荡频率控制电路，其中
所述频率差检测电路单元进一步包括
随机数产生电路，其配置为：根据所述第一频率比较电路的输出信号，从预定范围内的数字值之中随机地选择和输出一个数字值；
第一相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第一值，并且将相加结果输出至所述第一分频电路；以及
第二相加电路，其配置为：将从所述随机数产生电路输出的值相加至预定的第二值，并且将相加结果输出至所述第二分频电路，其中
所述第一分频电路通过根据从所述第一相加电路输入的数字值的分频比来执行分频处理，所述第二分频电路通过根据从所述第二相加电路输入的数字值的所述分频比来执行分频处理。
10.根据权利要求9所述的振荡频率控制电路，其中
所述随机数产生电路在所述第一频率比较电路的输出信号指示所述第一分频时钟信号的频率低于所述第一时钟信号的频率时，从预定范围内的数字值之中随机地选择和输出一个数字值。
11.根据权利要求7到10中任何一个所述的振荡频率控制电路，其中
确定预定的第一值和预定的第二值，以使得所述第一分频时钟信号的频率与所述第二分频时钟信号的频率之差保持基本恒定。
12.根据权利要求1到11中任何一个所述的振荡频率控制电路，其中
至少在提供电源时，总是将所述第一时钟信号输入至所述频率差检测电路单元。
13.一种具有开关电源电路的DC-DC转换器，所述DC-DC转换器包含：
振荡电路，其配置为：产生和输出具有响应于输入控制信号的频率的第二时钟信号；
控制电路，其配置为：通过基于所述振荡电路的第二时钟信号来针对所述开关电源电路中的开关器件执行开关控制，而将输入电压转换为预定恒压；以及
根据权利要求1到12中任何一个所述的振荡频率控制电路，该振荡频率控制电路配置为控制振荡电路的第二时钟信号的频率。
14.根据权利要求13所述的DC-DC转换器，其中
所述开关电源电路配置为：向无线电发送电路、无线电接收电路和无线电发送接收电路中的至少一个提供电源。
15.一种半导体器件，其包括：
无线电发送电路、无线电接收电路和无线电发送接收电路中的至少一个；以及
DC-DC转换器，其具有根据权利要求13或14所述的开关电源电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111180002A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 产生时钟的方法以及执行该方法的时钟转换器和测试系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012070527A (ja) * 2010-09-23 2012-04-05 Denso Corp Ｄｃ／ｄｃコンバータ回路
JP6186726B2 (ja) 2013-01-07 2017-08-30 株式会社リコー Ｐｗｍ信号生成回路、プリンタ、及びｐｗｍ信号生成方法
JP6546054B2 (ja) * 2015-09-25 2019-07-17 ルネサスエレクトロニクス株式会社 無線通信装置及び無線通信方法
CN115268572B (zh) * 2022-07-30 2023-06-16 上海锐星微电子科技有限公司 一种实时时钟电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1050272A (zh) * 1989-09-16 1991-03-27 上海沪江铜厂 冷轧机电动压下的自动厚度控制仪
JP3866781B2 (ja) * 1994-05-26 2007-01-10 セイコーエプソン株式会社 消費電力を効率化した情報処理装置
JPH0993045A (ja) * 1995-09-27 1997-04-04 Ando Electric Co Ltd 位相周波数検出回路
JPH09266425A (ja) 1996-03-28 1997-10-07 Aiwa Co Ltd 電子機器
JPH09266426A (ja) 1996-03-28 1997-10-07 Aiwa Co Ltd 電力増幅器
US6337589B1 (en) * 1997-09-11 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Phase-lock loop with independent phase and frequency adjustments
JPH11163696A (ja) * 1997-11-26 1999-06-18 Fujitsu Ltd 周波数比較器及びこれを用いたクロック再生回路
US6055168A (en) * 1998-03-04 2000-04-25 National Semiconductor Corporation Capacitor DC-DC converter with PFM and gain hopping
JP3276920B2 (ja) * 1998-05-28 2002-04-22 三洋電機株式会社 Ｄｃ−ｄｃコンバータを用いた電源回路
JP2001045084A (ja) 1999-05-24 2001-02-16 Ricoh Co Ltd 検波方式及び検波回路
JP2005210270A (ja) 2004-01-21 2005-08-04 Ricoh Co Ltd クロック生成装置、及びクロック生成方法
JP2006262121A (ja) * 2005-03-17 2006-09-28 Taiyo Yuden Co Ltd デジタルアンプ
JP4732887B2 (ja) 2005-12-16 2011-07-27 株式会社リコー 情報再生処理装置
JP4795805B2 (ja) 2006-02-06 2011-10-19 株式会社リコー 差動信号制御回路
US7894564B2 (en) * 2006-11-07 2011-02-22 Via Technologies, Inc. Phase modulation method for spread spectrum clock generator

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111180002A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 产生时钟的方法以及执行该方法的时钟转换器和测试系统

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