CN101930961B - 封装结构 - Google Patents
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Abstract
本发明提供一种封装结构,包含引线框架、至少一芯片以及至少一模塑料。引线框架具有至少一封装区单元及引线框架边框。其中,至少一封装区单元具有模封范围;引线框架边框环绕于至少一封装区单元,且具有至少一镂空结构,至少一镂空结构形成于模封范围外的外部边缘,包含第一方向镂空及第二方向镂空,且分别沿至少一封装区单元的模封范围两侧边延伸。至少一模塑料用以模封至少一芯片于引线框架的至少一封装区单元的模封范围上。
Description
技术领域
本发明涉及一种封装结构,特别是涉及一种使用于半导体工艺的封装结构。
背景技术
晶片制造厂提炼出硅晶棒,将硅晶棒进行研磨、抛光及切割等步骤后,便可以得到半导体工艺的原料:晶片片。晶片片经过沉积、蚀刻、涂布、显影等半导体加工程序制造出芯片,再送至半导体封装厂封装出集成电路芯片,继而贩卖给计算机或手机制造厂商以生产各式产品。
半导体封装工艺包含了晶片切割、黏晶、焊线、封胶、印字等等,而在上述过程中,除了晶片切割步骤外,皆须有载体协助承载晶片切割后所得的芯片,进而完成如黏晶、焊线、封胶(模封芯片)、印字等后续程序,而基板(硬性或软性电路板等)及引线框架(Lead Frame)等便用于承载芯片并使芯片与外部电性连接的各式载体。以引线框架为载体的封装工艺而言,完成引线框架与芯片间的连接设置后,复利用封胶体(或称模塑料)密封引线框架上的芯片,藉以保护芯片本体,避免湿气或外力影响芯片所具有的功能。
然而,在密封后的运输过程中,容易因送料不顺或人员操作不良导致引线框架遭受不当外力碰撞,或因热胀冷缩,使封胶的边缘部分自引线框架上剥离,导致整个封装体成为不良品,从而影响半导体封装的工艺良率。
发明内容
本发明的目的在于提供一种封装结构,所述封装结构借助引线框架上至少一镂空结构的设计,缓冲应力,避免封胶的边缘部分自引线框架上剥离,以提高半导体工艺的良率。
为达上述目的,本发明所提供的封装结构包含引线框架、至少一芯片以及至少一模塑料。引线框架具有至少一封装区单元及引线框架边框,其中,至少一封装区单元适可供芯片的承置及电性连接,并具有模封范围;引线框架边框环绕于至少一封装区单元,并具有至少一镂空结构,至少一镂空结构形成于模封范围外的外部边缘,包含第一方向镂空及第二方向镂空,且分别沿至少一封装区单元的模封范围两侧边延伸。至少一模塑料用以模封至少一芯片于引线框架的至少一封装区单元上。
在本发明的一个实施例中,上述镂空结构为L字型、T字型或呈十字型的结构。
在本发明的一个实施例中,上述所述引线框架包含多个封装区单元,各所述封装区单元具有模封范围,所述封装结构还包含多个芯片以及多个模塑料,各所述模塑料用以模封各所述芯片于各所述封装区单元上,且所述引线框架的所述引线框架边框环绕所述封装区单元设置。
在本发明的一个实施例中,上述所述封装区单元排列为矩阵。
在本发明的一个实施例中,上述所述至少一镂空结构形成于所述封装区单元的所述模封范围外的外部角落上。
在本发明的一个实施例中,上述所述至少一镂空结构形成于相邻的所述封装区单元的所述模封范围外的外部边缘上。
在本发明的一个实施例中,上述所述第一方向镂空及所述第二方向镂空实质上垂直。
在本发明的一个实施例中,上述所述第一方向镂空及所述第二方向镂空实质上夹锐角。
在本发明的一个实施例中,上述所述第一方向镂空及所述第二方向镂空实质上夹钝角。
在本发明的一个实施例中,上述所述封装结构为四方扁平无引脚封装(QFN)结构。
为让上述目的、技术特征和优点能更明显易懂,下文以较佳实施例配合所附图式进行详细说明。
附图说明
图1为本发明实施例的封装结构的局部剖面图;
图2为本发明实施例的封装结构的俯视图;和
图3为本发明实施例的封装结构中引线框架的局部示意图。
主要元件标记说明
10封装结构 100引线框架
110封装区单元 112模封范围
120引线框架边框 122镂空结构
122a角落镂空结构 122b边缘镂空结构
124外部边缘 126第一方向镂空
128第二方向镂空 200芯片
300模塑料
具体实施方式
本发明的一个实施例为应用于半导体封装工艺的封装结构10。请参阅图1,其为此封装结构10上单一封装体的局部剖面示意图。所述封装体包含:引线框架100、芯片200及模塑料300。如图所示,芯片200安置于引线框架100上,并以打线与引线框架100电性连接;于其它实施态样中,芯片200亦可借助其它方式与引线框架100电性连接。模塑料300模封覆盖芯片200于引线框架100上。于本实施例中,引线框架100应用于四方扁平无引脚(Quad Flat No lead,QFN)封装结构,于其它实施态样中,习知此项技术者亦可轻易推及其它封装结构的应用。
请接续参考图2及图3,封装结构10的引线框架100具有多个封装区单元110及引线框架边框120。其中,为便于说明,图2左侧第一行的多封装区单元110为未覆盖模塑料300的态样,而图2及图3分别表示所述封装区单元110排列成多排(Matrix)或单排(Single)的矩阵。各个封装区单元110各自具有模封范围112,引线框架边框120环绕着所有的封装区单元110,并且进一步于引线框架边框120上形成多个镂空结构122。
更详细而言,封装结构10包含多个芯片200以及多个模塑料300,各模塑料300用以模封各芯片200于引线框架100的各封装区单元110的模封范围112上,亦即模塑料300不覆盖至引线框架边框120的镂空结构122。
本实施例的镂空结构122可分为角落镂空结构122a及边缘镂空结构122b两种,均形成于模封范围112外的外部边缘124,且等距分布于引线框架边框120上。各个镂空结构122a、122b包含第一方向镂空126及第二方向镂空128,第一方向镂空126及第二方向镂空128分别沿至少一封装区单元110的模封范围112的两侧边延伸,且第一方向镂空126及第二方向镂空128间具有夹角。于本实施例中,所述夹角大小实质上为90度垂直。需说明的是,于其它实施态样中,第一方向镂空126及第二方向镂空128间亦可夹锐角或钝角等其它种类夹角。
角落镂空结构122a及边缘镂空结构122b不同的地方在于,角落镂空结构122a位于引线框架100四个角落的引线框架边框120上,亦即位于引线框架100角落的四个封装区单元110的模封范围112外的外部角落上;而边缘镂空结构122b则是位于相邻的封装区单元110的所述模封范围112外的外部边缘124上。因此,镂空结构122便能吸收不同方向的应力,降低引线框架100所可能造成的损伤。
于本发明的实施例中,角落镂空结构122a及边缘镂空结构122b所具有的第一方向镂空126与第二方向镂空128可结合为L字型、T字型或十字型,且能以单一结构或数个相异结构组合的方式环绕排列于引线框架100的引线框架边框120。以本实施例而言,角落镂空结构122a呈L字型,配合位于角落的封装区单元110;而边缘镂空结构122b便采用T字型,藉以配合两相邻的封装区单元110,达到分散应力的目的。
当引线框架上有应力产生时,角落镂空结构122a及边缘镂空结构122b所具有的分别位于外部边缘124的第一方向镂空126及第二方向镂空128便可吸收应力,使绝大部分的冲击力道能被抵销于第一方向镂空126与第二方向镂空128之间。同时,第一方向镂空126与第二方向镂空128还可导引多余的破坏力沿其第一方向与第二方向传递,以有效降低位于引线框架100上的芯片200所可能受到的损伤。而角落镂空结构122a更适以解决冲击力量在引线框架100的4个角落所造成的损伤。
综上所述,本发明所涉及的封装结构10,系借助环绕于封装区单元110的引线框架边框120的角落镂空结构122a及边缘镂空结构122b的设计,以吸收引线框架上的应力,从而避免引线框架100所可能造成的伤害。同时,镂空结构的第一方向镂空126及第二方向镂空128除可吸收应力外,还额外具有导引多余应力往第一方向及第二方向两侧边传递的效果,适可有效提高半导体封装工艺的良率。
上述的实施例仅用来例举本发明的实施态样,以及阐释本发明的技术特征,并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围,本发明的权利保护范围应以本申请权利要求书所限定的范围为准。
Claims (10)
1.一种封装结构,其特征在于包含:
引线框架,具有;
至少一封装区单元,具有模封范围;
引线框架边框,环绕于所述至少一封装区单元,并且具有至少一镂空结构,所述至少一镂空结构形成于所述模封范围外的外部边缘并包含第一方向镂空及第二方向镂空,分别沿所述至少一封装区单元的所述模封范围的两侧边延伸;
至少一芯片,设置于所述引线框架上并与所述引线框架电性连接;以及
至少一模塑料,用以模封所述至少一芯片于所述引线框架的所述至少一封装区单元的所述模封范围上。
2.如权利要求1所述的封装结构,其特征在于所述至少一镂空结构为L字型、T字型或十字型。
3.如权利要求1所述的封装结构,其特征在于所述引线框架包含多个封装区单元,各所述封装区单元具有模封范围,所述封装结构包含多个芯片以及多个模塑料,各所述模塑料用以模封各所述芯片于各所述封装区单元上,且所述引线框架的所述引线框架边框环绕所述封装区单元设置。
4.如权利要求3所述的封装结构,其特征在于所述封装区单元排列为矩阵。
5.如权利要求1所述的封装结构,其特征在于所述至少一镂空结构形成于所述至少一封装区单元的所述模封范围外的外部角落上。
6.如权利要求3所述的封装结构,其特征在于所述至少一镂空结构形成于相邻的所述封装区单元的所述模封范围外的外部边缘上。
7.如权利要求1所述的封装结构,其特征在于所述第一方向镂空及所述第二方向镂空实质上两者垂直。
8.如权利要求1所述的封装结构,其特征在于所述第一方向镂空及所述第二方向镂空实质上两者夹锐角。
9.如权利要求1所述的封装结构,其特征在于所述第一方向镂空及所述第二方向镂空实质上两者夹钝角。
10.如权利要求1所述的封装结构,其特征在于所述封装结构为四方扁平无引脚封装结构。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001024132A (ja) * | 1999-06-30 | 2001-01-26 | Texas Instr Inc <Ti> | 半導体デバイス用変形吸収形リードフレーム |
JP2005327830A (ja) * | 2004-05-13 | 2005-11-24 | Mitsubishi Electric Corp | 半導体マイクロデバイス |
CN2785134Y (zh) * | 2004-12-03 | 2006-05-31 | 威宇科技测试封装有限公司 | 用于半导体球栅阵列封装的齿形基板条 |
-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001024132A (ja) * | 1999-06-30 | 2001-01-26 | Texas Instr Inc <Ti> | 半導体デバイス用変形吸収形リードフレーム |
JP2005327830A (ja) * | 2004-05-13 | 2005-11-24 | Mitsubishi Electric Corp | 半導体マイクロデバイス |
CN2785134Y (zh) * | 2004-12-03 | 2006-05-31 | 威宇科技测试封装有限公司 | 用于半导体球栅阵列封装的齿形基板条 |
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