TWI387069B - 封裝結構 - Google Patents

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TWI387069B
TWI387069B TW98119202A TW98119202A TWI387069B TW I387069 B TWI387069 B TW I387069B TW 98119202 A TW98119202 A TW 98119202A TW 98119202 A TW98119202 A TW 98119202A TW I387069 B TWI387069 B TW I387069B
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Wu Chang Tu
Po Kai Hou
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Chipmos Technologies Inc
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

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  • Lead Frames For Integrated Circuits (AREA)

Description

封裝結構
本發明係關於一種封裝結構,特別是關於一種使用於半導體製程之封裝結構。
晶圓製造廠提煉出矽晶棒,將矽晶棒進行研磨、拋光及切割等步驟後,便可以得到半導體製程之原料:晶圓片。晶圓片經過沉積、蝕刻、塗佈、顯影等半導體加工程序製造出晶粒,再送至半導體封裝廠封裝出積體電路晶片,繼而販賣給電腦或手機製造廠商以生產各式產品。
半導體封裝製程包含了晶圓切割、黏晶、銲線、封膠、印字等等,而在上述過程中,除了晶圓切割步驟外,皆須有一載體協助承載晶圓切割後所得之晶粒,進而完成如黏晶、銲線、封膠(模封晶粒)、印字等後續程序,而基板(硬性或軟性電路板等)及導線架(Lead Frame)等便係用於承載晶粒並使晶粒與外部電性連接之各式載體。以導線架為載體之封裝製程而言,完成導線架與晶粒間之連接設置後,復利用封膠體(或稱模封化合物)密封導線架上之晶粒,藉以保護晶粒本體,避免濕氣或外力影響晶粒所具有之功能。
然而,在密封後的運輸過程中,容易因送料不順或人員操作不良導致導線架遭受不當外力碰撞,或因熱脹冷縮,使封膠之邊緣部分自導線架上剝離,導致整個封裝體成為不良品,從而影響半導體封裝的製程良率。
本發明之一目的在於提供一種封裝結構,該封裝結構係藉由導線架上至少一鏤空結構之設計,緩衝應力,避免封膠之邊緣部分自導線架上剝離,以提高半導體製程之良率。
為達上述目的,本發明所提供之封裝結構包含一導線架、至少一晶粒以及至少一模封化合物。導線架具有至少一封裝區單元及一導線架邊框,其中,至少一封裝區單元適可供晶粒之承置及電性連接,並具有一模封範圍;導線架邊框環繞於至少一封裝區單元,並具有至少一鏤空結構,至少一鏤空結構係形成於模封範圍外之一外部邊緣,包含一第一方向鏤空及一第二方向鏤空,且分別沿至少一封裝區單元之一模封範圍兩側邊延伸。至少一模封化合物係用以模封至少一晶粒於導線架之至少一封裝區單元上。
在本發明之一實施例中,上述鏤空結構係為一L字型、一T字型或一呈十字型之結構。
在本發明之一實施例中,上述該導線架包含複數個封裝區單元,各該封裝區單元具有一模封範圍,該封裝結構更包含複數個晶粒以及複數個模封化合物,各該模封化合物用以模封各該晶粒於各該封裝區單元上,且該導線架之該導線架邊框係環繞該等封裝區單元設置。
在本發明之一實施例中,上述該等封裝區單元係排列為一矩陣。
在本發明之一實施例中,上述該至少一鏤空結構係形成於該等封裝區單元之該等模封範圍外之一外部角落上。
在本發明之一實施例中,上述該至少一鏤空結構係形成於相鄰之該等封裝區單元之該等模封範圍外之一外部邊緣上。
在本發明之一實施例中,上述該第一方向鏤空及該第二方向鏤空係實質上垂直。
在本發明之一實施例中,上述該第一方向鏤空及該第二方向鏤空係實質上夾一銳角。
在本發明之一實施例中,上述該第一方向鏤空及該第二方向鏤空係實質上夾一鈍角。
在本發明之一實施例中,上述該封裝結構為一四方扁平無引腳封裝(QFN)結構。
為讓上述目的、技術特徵和優點能更明顯易懂,下文係以較佳實施例配合所附圖式進行詳細說明。
本發明之一實施例係為應用於一半導體封裝製程之一封裝結構10。請參閱第1圖,其係為此封裝結構10上單一封裝體之局部剖面示意圖。該封裝體包含:一導線架100、一晶粒200及一模封化合物300。如圖所示,晶粒200係安置於導線架100上,並以打線與導線架100電性連接;於其他實施態樣中,晶粒200亦可藉由其他方式與導線架100電性連接。模封化合物300係模封覆蓋晶粒200於導線架100上。於本實施例中,導線架100係應用於四方扁平無引腳(Quad Flat No lead,QFN)封裝結構,於其他實施態樣中,習知此項技術者亦可輕易推及其他封裝結構之應用。
請接續參考第2圖及第3圖,封裝結構10之導線架100具有複數個封裝區單元110及一導線架邊框120。其中,為便於說明,第2圖左側第一行之複數封裝區單元110係為未覆蓋模封化合物300之態樣,而第2圖及第3圖分別表示該等封裝區單元110排列成多排(Matrix)或單排(Single)之矩陣。各個封裝區單元110各自具有一模封範圍112,導線架邊框120環繞著所有的封裝區單元110,並且進一步於導線架邊框120上形成複數個鏤空結構122。
更詳細而言,封裝結構10係包含複數個晶粒200以及複數個模封化合物300,各模封化合物300係用以模封各晶粒200於導線架100之各封裝區單元110之模封範圍112上,亦即模封化合物300不覆蓋至導線架邊框120之鏤空結構122。
本實施例之鏤空結構122可分為一角落鏤空結構122a及一邊緣鏤空結構122b兩種,均係形成於模封範圍112外之一外部邊緣124,且等距分佈於導線架邊框120上。各個鏤空結構122a、122b包含一第一方向鏤空126及一第二方向鏤空128,第一方向鏤空126及第二方向鏤空128係分別沿至少一封裝區單元110之模封範圍112之兩側邊延伸,且第一方向鏤空126及第二方向鏤空128間具有一夾角。於本實施例中,該夾角大小實質上為90度垂直。需說明的是,於其他實施態樣中,第一方向鏤空126及第二方向鏤空128間亦可夾一銳角或一鈍角等其他種類夾角。
角落鏤空結構122a及邊緣鏤空結構122b不同的地方在於,角落鏤空結構122a係位於導線架100四個角落之導線架邊框120上,亦即位於導線架100角落之四個封裝區單元110的模封範圍112外之一外部角落上;而邊緣鏤空結構122b則是位於相鄰之封裝區單元110之該等模封範圍112外之一外部邊緣124上。是故,鏤空結構122便能吸收不同方向之應力,降低導線架100所可能造成的損傷。
於本發明之實施例中,角落鏤空結構122a及邊緣鏤空結構122b所具有之第一方向鏤空126與第二方向鏤空128可結合為一L字型、一T字型或一十字型,且能以單一結構或數個相異結構組合之方式環繞排列於導線架100之導線架邊框120。以本實施例而言,角落鏤空結構122a係呈一L字型,配合位於角落之封裝區單元110;而邊緣鏤空結構122b便係採用T字型,藉以配合兩相鄰之封裝區單元110,達到分散應力之目的。
當導線架上有應力產生時,角落鏤空結構122a及邊緣鏤空結構122b所具有之分別位於外部邊緣124之第一方向鏤空126及第二方向鏤空128便可吸收應力,使絕大部分的衝擊力道能被抵銷於第一方向鏤空126與第二方向鏤空128之間。同時,第一方向鏤空126與第二方向鏤空128還可導引多餘的破壞力沿其第一方向與第二方向傳遞,以有效降低位於導線架100上之晶粒200所可能受到的損傷。而角落鏤空結構122a更適以解決衝擊力量在導線架100的4個角落所造成的損傷。
綜上所述,本發明所揭露之封裝結構10,係藉由環繞於封裝區單元110之導線架邊框120之角落鏤空結構122a及邊緣鏤空結構122b之設計,以吸收導線架上之應力,從而避免導線架100所可能造成之傷害。同時,鏤空結構之第一方向鏤空126及第二方向鏤空128除可吸收應力外,還額外具有導引多餘應力往第一方向及第二方向兩側邊傳遞的效果,適可有效提高半導體封裝製程之良率。
上述之實施例僅用來例舉本發明之實施態樣,以及闡釋本發明之技術特徵,並非用來限制本發明之保護範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍,本發明之權利保護範圍應以申請專利範圍為準。
10...封裝結構
100...導線架
110...封裝區單元
112...模封範圍
120...導線架邊框
122...鏤空結構
122a...角落鏤空結構
122b...邊緣鏤空結構
124...外部邊緣
126...第一方向鏤空
128...第二方向鏤空
200...晶粒
300...模封化合物
第1圖係為本發明一實施例之封裝結構之局部剖面圖;
第2圖係為本發明一實施例之封裝結構之上視圖;以及
第3圖係為本發明一實施例之封裝結構中導線架之局部示意圖。
10...封裝結構
100...導線架
110...封裝區單元
112...模封範圍
120...導線架邊框
122...鏤空結構
122a...角落鏤空結構
122b...邊緣鏤空結構
124...外部邊緣
126...第一方向鏤空
128...第二方向鏤空
200...晶粒
300...模封化合物

Claims (11)

  1. 一種封裝結構,包含:一導線架,具有;至少一封裝區單元,具有一模封範圍;一導線架邊框,環繞於該至少一封裝區單元,並且具有複數鏤空結構,各該鏤空結構係形成於該模封範圍外之一外部邊緣並包含一第一方向鏤空及一第二方向鏤空,分別沿該至少一封裝區單元之該模封範圍之兩側邊延伸;至少一晶粒,設置於該導線架上並與該導線架電性連接;以及至少一模封化合物,用以模封該至少一晶粒於該導線架之該至少一封裝區單元之該模封範圍上。
  2. 如請求項1所述之封裝結構,其中該導線架邊框係包含四鏤空結構。
  3. 如請求項2所述之封裝結構,其中各該鏤空結構係為一L字型、一T字型或一十字型。
  4. 如請求項2所述之封裝結構,其中該導線架包含複數個封裝區單元,各該封裝區單元具有一模封範圍,該封裝結構更包含複數個晶粒以及複數個模封化合物,各該模封化合物用以模封各該晶粒於各該封裝區單元上,且該導線架之該導線架邊框係環繞該等封裝區單元設置。
  5. 如請求項4所述之封裝結構,其中該等封裝區單元係排列為一矩陣。
  6. 如請求項2所述之封裝結構,其中各該鏤空結構係形成於該至少一封裝區單元之該模封範圍外之一外部角落上。
  7. 如請求項4所述之封裝結構,其中各該鏤空結構係形成於相鄰之該等封裝區單元之該等模封範圍外之一外部邊緣上。
  8. 如請求項1所述之封裝結構,其中該第一方向鏤空及該第二方向鏤空係實質上垂直。
  9. 如請求項1所述之封裝結構,其中該第一方向鏤空及該第二方向鏤空係實質上夾一銳角。
  10. 如請求項1所述之封裝結構,其中該第一方向鏤空及該第二方向鏤空係實質上夾一鈍角。
  11. 如請求項1所述之封裝結構,其中該封裝結構係為一四方扁平無引腳(Quad Flat No lead,QFN)封裝結構。
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* Cited by examiner, † Cited by third party
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TWI274406B (en) * 2003-07-16 2007-02-21 Freescale Semiconductor Inc Dual gauge leadframe

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