CN218241818U - 多芯片的塑料封装结构 - Google Patents
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Abstract
本实用新型涉及一种多芯片的塑料封装结构，它包括柔性连接材料、封装基板与塑封体；塑封体包含芯片、键合线与塑封料，多片芯片分别贴装在封装基板的对应位置上，每片芯片均通过各自的键合线与封装基板形成电路连接，每片芯片及其键合线均包封于对应的塑封料中构成塑封体，相邻两个塑封体之间具有间隙，在该间隙内设有柔性连接材料，柔性连接材料连接相邻两个塑封体中的塑封料。本实用新型采用柔性连接材料将塑封体连接在一起，在特定方向上具有一定的弯折能力，拓宽塑料封装材料的应用范围，利用塑封结构的强度和硬度保护塑封内部芯片和键合线，避免多次弯折对两者造成损伤。
Description
技术领域
本实用新型属于半导体封装技术领域，具体地说是一种多芯片的塑料封装结构。
背景技术
集成电路（IC）的核心是芯片，芯片在使用前都需要进行封装对其进行保护，防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降，同时提供电路连接、强度支撑、散热等功能。随着芯片及其集成的水平不断提高、电子产品的需求不断快速增长，芯片封装的作用正变得越来越重要，封装技术的发展也越来越快。多芯片封装技术通过芯片组合封装集成在一起，可实现更高的集成度、更低的功耗、更大的灵活性、更小的成本等。现有的多芯片封装结构示意图如图1所示，这种结构一般是将模塑料107在高温高压下注入模塑腔，模塑料107覆盖整个封装基板102的上表面，包裹芯片103和键合线104，再经过聚合物的交联反应、固化成形，这种封装结构可以起到保护引线提高器件可靠性的目的。虽然直接的整体塑封能够提高芯片的强度，保证其不易破碎，但是这种传统塑封结构的整体柔性较差，无法适应弯折等情况，很大程度的限制了塑封体的应用场景，比如柔性穿戴领域。而如果采用单纯的柔性封装，全柔性的封装结构在弯折过程中无法给芯片和键合线提供足够的强度，多次弯折易引起芯片破裂、键合线断裂等情况，降低塑封结构的使用寿命。
发明内容
本实用新型的目的是克服现有技术中存在的不足，提供一种在特定方向上具有一定的弯折能力、并能避免多次弯折对芯片与键合线造成损伤的多芯片的塑料封装结构。
按照本实用新型提供的技术方案，所述多芯片的塑料封装结构，它包括柔性连接材料、封装基板与塑封体；
所述塑封体包含芯片、键合线与塑封料，多片芯片分别贴装在封装基板的对应位置上，每片芯片均通过各自的键合线与封装基板形成电路连接，每片芯片及其键合线均包封于对应的塑封料中构成塑封体，相邻两个塑封体之间具有间隙，在该间隙内设有柔性连接材料，柔性连接材料连接相邻两个塑封体中的塑封料。
作为优选，所述柔性连接材料（101）的材质为ABF膜、聚乙烯（PE）、聚乙烯醇（PVA）、聚酯（PTE）、聚酰亚胺（PI）、聚萘二甲酸乙二醇酯（PEN）、聚二甲基硅氧烷（PDMS）、聚氨酯（PU）中的一种或者多种混合物。
作为优选，所述封装基板为Core基板或者Coreless基板。
作为优选，所述封装基板能够承载多片芯片。
作为优选，所述芯片在封装基板上呈规则排列或者随机排列。
作为优选，所述键合线为金线、铜线、铝线、合金线或者高分子导电线。
作为优选，所述塑封料为环氧树脂与固化剂、无机填料、着色剂以及其他助剂混合形成的混合料。
与传统的塑料封装结构相比，本实用新型具有以下优点：柔性连接材料将塑封体连接在一起，使原本韧性差的塑封体借助柔性连接材料本身的柔性，在特定方向上具有一定的弯折能力，能够适应少量形变对封装体的扰动，拓宽塑料封装材料的应用范围。
与柔性封装结构相比，本实用新型具有以下优点：利用塑封结构的强度和硬度保护塑封内部芯片和键合线，避免多次弯折对两者造成损伤。
附图说明
图1是现有技术中封装结构的剖视图。
图2是本实用新型的俯视图。
图3是本实用新型的剖视图。
图4A是第一种加工方法的步骤一得到的结构示意图。
图4B是第一种加工方法的步骤二得到的结构示意图。
图4C是第一种加工方法的步骤三得到的结构示意图。
图4D是第一种加工方法的步骤四得到的结构示意图。
图4E是第一种加工方法的步骤五得到的结构示意图。
图5A是第二种加工方法的步骤一得到的结构示意图。
图5B是第二种加工方法的步骤二得到的结构示意图。
图5C是第二种加工方法的步骤三得到的结构示意图。
图5D是第二种加工方法的步骤四得到的结构示意图。
图5E是第二种加工方法的步骤五得到的结构示意图。
具体实施方式
下面结合具体实施例对本实用新型作进一步说明。
下面结合具体附图和实施例对本实用新型作进一步说明。
本实用新型不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本实用新型的内容进行理解而设置的，即本实用新型不限于各图所举例的结构。
一种多芯片的塑料封装结构，它包括柔性连接材料101、封装基板102与塑封体106；
所述塑封体106包含芯片103、键合线104与塑封料105，多片芯片103分别贴装在封装基板102的对应位置上，每片芯片103均通过各自的键合线104与封装基板102形成电路连接，将芯片103的信号功能输出，每片芯片103及其键合线104均包封于对应的塑封料105中构成塑封体106，利用塑封料105的强度与硬度，保护塑封料105内的芯片103和键合线104，相邻两个塑封体106之间具有间隙，在该间隙内设有柔性连接材料101，柔性连接材料101连接相邻两个塑封体106中的塑封料105，利用柔性连接材料101使塑封结构获得特定方向的弯折能力。
所述柔性连接材料101的材质为ABF膜、聚乙烯（PE）、聚乙烯醇（PVA）、聚酯（PTE）、聚酰亚胺（PI）、聚萘二甲酸乙二醇酯（PEN）、聚二甲基硅氧烷（PDMS）或者聚氨酯（PU），可单独使用一种或者以一定比例混合后使用；所述柔性连接材料101可通过固化或材料自身特性与塑封料形成良好结合，保证塑封体间结合的有效性。
所述封装基板102为Core基板或者Coreless基板，封装基板102的TSM层为芯片键合区，基板的BSM层为BGA焊盘区。
所述封装基板102可以承载多片芯片103。所述芯片103的封装位置并不固定，可以规则排列或者随机排列。所述芯片103的种类、大小、功能可以相同或者不同。
所述的每个塑封体106的大小和位置可以相同或者不同。
所述键合线104为金线、铜线、铝线、合金线或者高分子导电线。
所述塑封料105为环氧树脂与固化剂、无机填料、着色剂以及其他助剂混合形成的混合料。
上述的多芯片的塑料封装结构可以采用第一种方法进行制作：
步骤一：备料，准备加工完成的封装基板102，封装基板102的TSM层为芯片键合区，封装基板102的BSM层为BGA焊盘区，都经过镍钯金处理，如图4A所示；
步骤二：装片，将芯片103用具有良好导热功能的粘接材料贴装在封装基板102的特定位置，如图4B所示；
步骤三：键合，将键合线104焊接在芯片103与封装基板102的表面，实现芯片103和外部电路之间的电气连接，如图4C所示；
步骤四：塑封，塑封时预留柔性连接材料101的填充道，使用熔融的塑封料105将贴装芯片103与键合线104密封，每片芯片103单独塑封，使其不受外界的影响而失效，获得高可靠性的塑封器件，如图4D所示；
步骤五：填充，将柔性连接材料101填至多个塑封体106之间，实现多个塑封体106的连接形成完整的多芯片塑封结构，如图4E所示。
上述的多芯片的塑料封装结构还可以采用第二种方法进行制作：
步骤一：备料，准备加工完成的封装基板102，封装基板102的TSM层为芯片键合区，封装基板102的BSM层为BGA焊盘区，都经过镍钯金处理，如图5A所示；
步骤二：装片，将芯片103用具有良好导热功能的粘接材料贴装在封装基板102的特定位置，如图5B所示；
步骤三：键合，将键合线104焊接在芯片103与封装基板102的表面，实现芯片103和外部电路之间的电气连接，如图5C所示；
步骤四：布置，将柔性连接材料101布置在每个芯片103与键合线104周围，实现区域的分割，如图5D所示；
步骤五：塑封填充，使用熔融的塑封料105填充道布置好的柔性连接材料101的四周，将贴装芯片103与键合线104密封，形成完整的多芯片塑封结构，如图5E所示。
以上对本实用新型及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本实用新型的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本实用新型创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本实用新型的保护范围。
Claims (5)
1.一种多芯片的塑料封装结构，其特征是：它包括柔性连接材料（101）、封装基板（102）与塑封体（106）；
所述塑封体（106）包含芯片（103）、键合线（104）与塑封料（105），多片芯片（103）分别贴装在封装基板（102）的对应位置上，每片芯片（103）均通过各自的键合线（104）与封装基板（102）形成电路连接，每片芯片（103）及其键合线（104）均包封于对应的塑封料（105）中构成塑封体（106），相邻两个塑封体（106）之间具有间隙，在该间隙内设有柔性连接材料（101），柔性连接材料（101）连接相邻两个塑封体（106）中的塑封料（105）。
2.如权利要求1所述的多芯片的塑料封装结构，其特征是：所述封装基板（102）为Core基板或者Coreless基板。
3.如权利要求1所述的多芯片的塑料封装结构，其特征是：所述封装基板（102）能够承载多片芯片（103）。
4.如权利要求1所述的多芯片的塑料封装结构，其特征是：所述芯片（103）在封装基板（102）上呈规则排列或者随机排列。
5.如权利要求1所述的多芯片的塑料封装结构，其特征是：所述键合线（104）为金线、铜线、铝线、合金线或者高分子导电线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202221233838.1U CN218241818U (zh) | 2022-05-23 | 2022-05-23 | 多芯片的塑料封装结构 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202221233838.1U CN218241818U (zh) | 2022-05-23 | 2022-05-23 | 多芯片的塑料封装结构 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN202221233838.1U Active CN218241818U (zh) | 2022-05-23 | 2022-05-23 | 多芯片的塑料封装结构 |
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