KR960012635B1 - 반도체 패키지 제조방법 - Google Patents
반도체 패키지 제조방법 Download PDFInfo
- Publication number
- KR960012635B1 KR960012635B1 KR1019930025488A KR930025488A KR960012635B1 KR 960012635 B1 KR960012635 B1 KR 960012635B1 KR 1019930025488 A KR1019930025488 A KR 1019930025488A KR 930025488 A KR930025488 A KR 930025488A KR 960012635 B1 KR960012635 B1 KR 960012635B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- lead
- chip
- polyimide
- polyimide coating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims description 27
- 229920001721 polyimide Polymers 0.000 claims abstract description 41
- 239000004642 Polyimide Substances 0.000 claims abstract description 40
- 238000000576 coating method Methods 0.000 claims abstract description 25
- 239000011248 coating agent Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 16
- 239000000853 adhesive Substances 0.000 claims description 15
- 230000001070 adhesive effect Effects 0.000 claims description 15
- 239000007788 liquid Substances 0.000 claims description 3
- 230000009477 glass transition Effects 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims 1
- 238000010521 absorption reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005336 cracking Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229920006015 heat resistant resin Polymers 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004697 Polyetherimide Substances 0.000 description 1
- 229920001646 UPILEX Polymers 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 229920006336 epoxy molding compound Polymers 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Die Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
요약 없음
Description
제 1 도는 종래 기술에 따른 리드-온-칩형 반도체 패키지의 제조공정을 설명하기 위한 개략도,
제 2 도는 종래 기술에 따른 리드-온-칩형 반도체 패키지에서 반도체 칩의 어태치 후 단면도,
제 3 도는 이 발명에 따른 리드-온-칩형 반도체 패키지의 제조공정을 설명하기 위한 개략도이고,
제 4 도는 이 발명에 따른 리드-온-칩형 패키지에서 반도체 칩의 어태치 후 단면도이다.
이 발명은 반도체 패키지의 제조방법에 관한 것으로써, 더욱 상세하게는 리드-온-칩(Lead On Chip ; 이하 LOC라 칭함)형 반도체 패키지에서 반도체 칩첩착공정을 개선하여 반도체 패키지의 신뢰성을 향상시킬 수 있고, 로-코스트화가 가능한 패키지의 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 트랜지스터, 다이오드, IC등의 반도체 칩의 허어메틱 시일 (hermetic seal) 용기를 칭하는 것이다. 상기 반도체 칩은 그 표면에 습기나 먼지 따위의 불순물이 묻어 있으면, 특성이 열화 하기 때문에 허어메틱 시일 용기에 넣어서 밀봉한다.
또한 평탄하게 제작되는 플레이너(planar)형 트랜지스터와 같이 표면이 안정화가 되어 있는 반도체 칩은 반드시 허어메틱 시일을 형성하지 않고 에폭시 수지 따위로 몰딩한 것도 있으며, 이 경우에도 역시 반도체 패키지라칭한다.
상기 반도체 패키지는 반도체 칩 표면을 외부의 습기나 불순물로부터 보호할 뿐만 아니라, 내부의 반도체 칩이나 가느다란 리드에 외부로부터 직접 인장력이 가해지는 것을 방지한다.
또한, 파워 트랜지스터등에서는 접합부에 발생한 열을 효과적으로 발산시키기 위해서 반도체 패키지의 설계를 적절하게 하는 것이 중요하다. 그런데, 메사(mesa)형이나 플레이너형과 같은 확산형 계통의 트렌지스터에서는 보통 반도체 칩 자체가 콜렉터 접속이 된다.
한편, 최근들어 대규모 반도체 집적회로 (VLSI)는 전자기기의 경박단소화 추세에 따른 반도체 패키지의 소형화 추구로 인하여 종래구조의 플라스틱 반도체 패키지에의 탑재가 한계에 도달하고 있다.
통상적인 반도체 패키지에서는 반도체 칩 싸이즈에 따른 리드 프레임 및 반도체 패키지의 설계측면으로 볼때 패키지에 탑재가능한 최대 칩 사이즈가 한계에 도달하게 되었으며, 이에 따라 패키지의 신뢰성에서도 취약성을 나타내게 되었다.
종래의 리드-온-칩(Read On Chip)기술을 폴리이미드 베이스 필름에 접착제가 도포된 데이프를 다이 접착방법을 이용하여 패키지 내에 탑재 가능한 칩 싸이즈의 확대가 가능하게 되었으며, 리드 프레임 설계의 자유도 증가함에 따라 디바이스의 특성향상등 다양한 장점등을 부여 할 수 있게 되었다.
제 1 도는 종래 기술에 따른 리드-온-칩형 반도체 패키지의 제조공정을 설명하기 위한 개략도이다.
제 1 도를 참조하면, 다이패드가 형성되어 있지 않는 리드 프레입(10)은 일정간격으로 형성되어 있는 리드(11)들과, 서로 연결되어 지지하는 평탄한 면을 갖도록 형성되어 있는 버스 바(15)를 구비한다.
상기 리드(11)들은 내부리드(12)와 외부리드(13)들로 구성되며, 상기 리드(11)들은 상기 내부 및 외부리드(12),(13) 의 사이에 세로방향으로 형성되어 있는 댐바(14)에 의해 연결되어 있다.
이와 같은 리드 프레임(10)상에 베이스 필름의 양면에 접착제가 도포된 내열성 수지로된 폴리이미드(Polyimde) 테이프(17)를 상기 내부 리드이드(12)들 및 버스바(15)의 하부에 부착한 후, 150℃~400℃ 정도의 열을 가하여 상기 테이프(17)에 도포되어 있는 접착제를 용해시켜 접착시킨다. 이때, 상기 테이프(17)는 KAPTON, UPILEX등과 같은 상표의 폴리이미드 필름을 사용한다. 그 다음 상기 내부 리드(12)와 버스 바(15)의 하부에 본딩패드(도시되지 않음)들이 중앙에 형성되어 있는 센터 패드형 반도체 칩(19)을 실장한 후, 열을 가하여 상기 테이프(17)와 접착시킨다.
그 다음 상기 테이프(17)에 의해 노출되어 있는 반도체 칩(19)의 본딩 패드들과 상기 내부 리드(12)를 와이어(도시되어 있지 않음)로 연결한 후, 상기 내부 리드(12)와 와이어 및 반도체 칩(19)을 감싸서 보호하도록 패키지 몸체(도시되지 않음)를 에폭시 몰딩 컴파운드(exoxy molding compound ; 이하 EMC라 칭함)로 형성한다. 그 다음 후속 공정을 통하여 상기 리드 프레임(10)의 댐바(14)들을 제거하여 각각의 반도체 패키지로 분리한 후, 상기 외부 리드(13)를 절곡하여 형성한다.
제 2 도는 종래 기술에 따른 리드-온-칩형 반도체 패키지에서 반도체 칩의 어태치 후 단면도를 나타낸다. 이러한 종래의 리드-온-칩형 반도체 패키지의 칩 실장공정은 제 1 도와 연계하여 설명하면 다음과 같다.
상기 칩 실장공정은 인너리드(22)와 버스 바(25)의 하부에 접착되어 있는 폴리아미드 테이프(27)를 매개하여 접착하는 공정과, 상기 폴리이미드 테이프(27)의 하부에 반도체 칩(29)를 어태치하는 공정을 각각 구비하고 있다. 상기 일련의 고정은 베이스 필름(Kapton or Vpilex)(26)의 양면에 접착제(21),(23)가 도포된 내열성 수지인 폴리이미드 테이프(17),(27)를 리드 프레임(10)의 내부 리드(12)들 및 버스-바(15)의 하부와 반도체 칩(19)상부에 부착하는데, 150℃~400℃ 정도의 열을 가해 폴리이미드 테이프(17)에 도포되어 있는 접착제(21),(23)를 융해시켜 접착시킴으로써 달성될 수 있다.
이와 같은 종래의 리드-온-칩형 반도체 패키지의 제조방법은 폴리이미드 테이프의 사용으로 패키지 내부에 새로운 계면을 형성하므로 패키지의 PCB 실장시 리플로우 공정후에 기흡습된 수분으로 인하여 기포발생, 베이스 필름에 도포된 접착제의 박리 및 팽창으로 인하여 얇은 패키지에서 새로운 형태의 패키지 크랙이 발생한다.
또한 상기 폴리이미드 테이프는 흡습성이 좋아 다량의 수분을 포함하며, 흡습된 수분을 제거하기 위하여 별도로 수분 제거장치인 프리베이크장치(Prebake unit)를 사용해야하므로 제조 원가를 상승시키는 문제점이 있다. 또한 상기한 리드-온-칩 기술은 고가의 폴리이미드 테이프의 사용으로 제조원가면에서 통상적인 패키지에 비하여 비용이 많이들며, 폴리이미드 테이프의 높은 흡수성으로 인하여 고온에서 진행되는 다이본딩공정에서 기흡습된 수분의 증발에 의한 기포를 발생시켜 품질 및 신뢰성의 저하를 일으키므로 특히 폴리이미드 테이프의 보관에 유의하여 한다.
따라서 일반적으로 리드-온-칩에 사용되는 폴리이미드 테이프는 기계적인 강도특성을 유지하는 폴리이미드 베이스 필름의 표면에 에폭시, NBR-페놀수지, 폴리이미드, 폴리-에테르-이미드, 폴리이미드실록산등의 접착제가 양면에 도포된 3층 구조의 형태를 갖고 있으며 이들 접착제는 패키지의 신뢰성 시험중 수분의 흡습으로 인한 Tg의 저하와 Tg를 상회하는 IR 리프로우 온도에서 접착제의 기계적인 강도의 저하와 급격한 팽창에 의해 내부 스트레스를 유발시켜 패키지의 크랙을 발생시킨다.
따라서 이 발명은 상기와 같은 문제점들을 해결하기 위한 것으로 이 발명의 목적은 리드-온-칩형 반도체 패키지에서 반도체 칩접착 공정을 개선하여 원가절감, 공정 단순화 및 반도체 패키지의 신뢰성을 형상시킬 수 있는 패키지 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 반도체 패키지 제조방법의 특징은 , 리드 프레임의 내부 리드 상에 반도체 칩을 실장하는 리-온-칩형 반도체 패키지 제조방법에 있어서 ; 상기 리드 프레임의 내부 리드 및 버스 바와 반도체 칩과의 접착면에 웨이퍼 보호용 폴리이미드 코딩제를 도포하는 공정과 ; 상기 내부 리드 및 버스 바상에 도포된 폴리이미드 코팅재를 매개체로 하여 반도체 칩을 접착시켜 실장하는 어태치 공정과 ; 상기 반도체 칩의 본딩 패드와 내부 리드를 와이어로 연결한 후, 상기 반도체 칩 및 와이어를 감싸 보호하는 패키지 몸체를 형성하는 공정을 구비하는 점에 있다.
이하, 이 발명에 따른 반도체 패키지 제조방법의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
제 3 도는 이 발명에 따른 리드-온-칩형 반도체 패키지의 제조공정을 설명하기 위한 개략도를 나타낸다.
제 3 도를 참조하면, LOC형 반도체 패키지용 리드 프레임(30)은 일정 간격으로 형성되어 있는 리드(32)들과, 상기 리드(32)들과 댐버(33)가 서로 연결되어 지지하는 형상으로 형성되어 있는 버스 바(35)를 구비하고 있으며, 다이패드는 형성되지 않는다.
상기 리드(32)들은 반도체 칩(39)과 연결되는 내부 리드(31)들과, 후속공정에서 절곡되어 외부와 접속되는 외부 리드(34)들로 구성되어 있다. 상기 내부 리드(31)들과 외부 리드(33)들의 경계 부분에 세로방향으로 형성되어 있는 댐바(33)에 의해 상기 리드(32)들이 서로 연결되어 있으며, 상기 댐바(33)는 후속공정을 통하여 몰딩공정 후, 트림 공정에서 제거된다.
상기 내부 리드(31) 및 버스 바 (35)의 하측면중 반도체 칩(39)과의 접착면에 웨이퍼 보호용 폴리이미드 코팅재를 도포하여 상기 반도체 칩(49)을 어태치한다. 이때 상기 반도체 칩(39)은 본딩패드(36)들이 반도체 칩(39)의 중앙에 형성되어 있는 센서 패드 칩으로 된다.
제 4 도는 이 발명에 따른 리드-온-칩형 반도체 패키지에서 반도체 칩의 어태치 후 단면도이다. 여기서 제 4 도는 제 3 도와 연계하여 설명함을 밝혀둔다.
제 4 도를 참조하면, 이 단면은 내부리드(41) 및 버스 바(45)의 하부에 웨이퍼 보호용 폴리이미드 코팅재(48)가 매개되어 있고, 상기 폴리이미드 코팅재(48)하부에 반도체 칩(49)이 접착되어 있는 구성을 하고 있다.
여기서 상기 웨이퍼 보호용 폴리이미드 코팅재는 웨이퍼 표면 보호 및 리드 프레임과 반도체 칩의 접착기능을 동시에 가지는 저유리 전이온도(Tg)폴리이미드 코팅액을 사용한다.
이와 같은 구성에 따라 반도체 칩 실장공정은, 먼저 도포공정에 의해 리드 프레임(30)의 내부 리드(31) 및 버스 바(35)와 반도체 칩(39)과의 접착면에 웨이퍼 보호용 폴리이미드 코딩재(48)를 도포한다. 이때, 상기 도포공정은 웨이퍼 보호용 폴리이미드 코팅재를 반도체 칩(49)의 상부에 도포하여 스핀 코딩방법에 의해 약 10~20㎛ 두께의 균일한 코딩막을 형성함으로써 달성될 수 있다.
따라서 리드 프레임(30)과 반도체 칩(49)은 폴리이미드 테이프를 사용하지 않고 접착력을 가지는 웨이퍼 소자 보호용 폴리이미드 코팅재(48)에 열을 가함으로써 직접 접착된다.
다음 어태치 공정에 의해 상기 내부 리드 및 버스 바상에 도포된 폴리이미드 코팅액을 매개체로 하여 반도체 칩을 접착시켜 실장한다. 그 다음 도면에 나타나 있지 않지만, 몰딩공정에 의해 상기 반도체 칩 및 와이어를 감싸 보호하는 패키지 몸체를 형성한다. 따라서 이 발명은 웨이퍼 소자의 보호용 코팅재를 사용되는 폴리리미드 코팅재에 인너리드를 직접 접착하는 공정의 적용으로 폴리이미드 테이프 사용에 따른 공정상 문제점의 해결과 제조 비용의 다운을 물론 우수한 패키지의 비 크랙성을 확보할 수 있다.
그러나, 이 발명은 내부 리드(14)와 버스바(45)를 반도체 칩(49) 상부에 직접 접착하므로 폴리이미드 코팅재(48)의 두께를 적정 관리하여 반도체 칩 접착시에 내부리드(42)와 버스 바(45) 압착에 의한 반도체 칩(49)의 내부에 형성된 회로소자의 손상을 방지하여야 하고, 폴리이미드 코팅공정에서의 적업성 확보 및 코팅후의 안정된 에칭성등이 요구된다.
이상에서와 같이 이 발명에 따른 반도체 패키지의 제조방법에 의하면, 기존의 접착제를 사용하지 않고 웨이퍼 소자 보호 및 반도체 칩 접착 역활을 동시에 수행하는 폴리이미드 코팅재를 사용함으로써 근본적으로 폴리이미드 테이프 계면의 기포발생, 접착제의 박리 및 팽창으로 인한 패키지의 손상을 방지하여 반도체 패키지의 신뢰성을 향상하고 종래의 반도체 패키지에 비하여 패키지의 두께를 더욱 얇게 박형화할 수 있는 장점이 있다. 따라서, 흡습성이 나쁜 액상의 절연 접착제를 사용하므로 근본적으로 반도체 패키지 내부에 기포발생을 억제하므로 패키지 몸체의 기포에 의한 손상을 방지하며, 수분의 흡수가 억제되므로 반도체 패키지의 신뢰성을 향상시킬 수 있고, 수분제거장치가 별도로 필요하지 않으므로 제조 원가를 절감할 수 있는 효과가 있다.
Claims (5)
- 리드 프레임의 내부 리드 상에 반도체 칩을 실장하는 리드-온-칩형 반도체 패키지의 제조방법에 있어서 ; 상기 리드 프레임의 내부 리드 및 버스 바와 반도체 칩과의 접착면에 웨이퍼 보호용 폴리이미드 코팅재를 도포하는 공정과 ; 상기 내부 리드 및 버스 바상에 도포된 폴리이미드 코팅재를 매개체로 하여 반도체 칩을 접착시켜 실장하는 어태치 공정과 ; 상기 반도체 칩의 본딩 패드와 내부 리드를 와이어로 연결한 후, 상기 반도체 칩 및 와이어를 감싸 보호하는 패키지 몸체를 형성하는 공정을 구비하는 반도체 패키지 제조방법.
- 제 1 항에 있어서, 상기 폴리이미드 코팅재는 저 유리 전이온도(Tg) 특성을 갖는 폴리이미드 코팅액을 사용함을 특징으로 하는 반도체 패키지 제조방법.
- 제 1 항에 있어서, 상기 코팅재의 도포공정은 스핀코팅방법에 의해 폴리이미드 코팅액을 균일한 두께로 도포함을 특징으로 하는 반도체 패키지 제조방법.
- 제 3 항에 있어서, 상기 폴리이미드 코팅액의 두께는 10∼20㎛로 됨을 특징으로 하는 반도체 패키지 제조방법.
- 제 1 항에 있어서, 상기 어태치 공정은 균일한 두께로 도포된 폴리이미드 코팅액에 열을 가하여 반도체 칩을 리드 프레임에 접착시킴을 특징으로 하는 반도체 패키지 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025488A KR960012635B1 (ko) | 1993-11-27 | 1993-11-27 | 반도체 패키지 제조방법 |
| JP6292609A JP2779322B2 (ja) | 1993-11-27 | 1994-11-28 | 半導体パッケージの製造方法 |
| US08/598,849 US5849607A (en) | 1993-11-27 | 1996-02-09 | Process for attaching a lead frame to a semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025488A KR960012635B1 (ko) | 1993-11-27 | 1993-11-27 | 반도체 패키지 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950015672A KR950015672A (ko) | 1995-06-17 |
| KR960012635B1 true KR960012635B1 (ko) | 1996-09-23 |
Family
ID=19369086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930025488A KR960012635B1 (ko) | 1993-11-27 | 1993-11-27 | 반도체 패키지 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2779322B2 (ko) |
| KR (1) | KR960012635B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW335545B (en) * | 1996-06-12 | 1998-07-01 | Hitachi Cable | Lead frame, method of making the same and semiconductor device using the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296541A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 樹脂封止型半導体装置 |
| JP2721445B2 (ja) * | 1991-10-21 | 1998-03-04 | 住友ベークライト株式会社 | エレクトロニクス用フィルム接着剤 |
| JPH05299571A (ja) * | 1992-04-22 | 1993-11-12 | Dainippon Printing Co Ltd | ヒートスプレッダ付リードフレームの製造方法 |
-
1993
- 1993-11-27 KR KR1019930025488A patent/KR960012635B1/ko not_active IP Right Cessation
-
1994
- 1994-11-28 JP JP6292609A patent/JP2779322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2779322B2 (ja) | 1998-07-23 |
| JPH07193181A (ja) | 1995-07-28 |
| KR950015672A (ko) | 1995-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100222157B1 (ko) | 반도체 패키지 | |
| US5434105A (en) | Process for attaching a lead frame to a heat sink using a glob-top encapsulation | |
| KR100370231B1 (ko) | 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지 | |
| JP3332516B2 (ja) | 露出裏面を有する熱強化型半導体デバイスと、その製造方法 | |
| KR0167439B1 (ko) | 반도체장치 | |
| KR100674548B1 (ko) | 반도체 장치 | |
| US6437447B1 (en) | Dual-sided chip package without a die pad | |
| KR100366111B1 (ko) | 수지봉합형 반도체장치의 구조 | |
| KR100600690B1 (ko) | 반도체장치및그제조방법 | |
| KR960012635B1 (ko) | 반도체 패키지 제조방법 | |
| KR0183009B1 (ko) | 직접회로용 내부 댐바를 갖고 있는 포스트 성형 캐비티 패키지 및 이의 제조 방법 | |
| US5849607A (en) | Process for attaching a lead frame to a semiconductor chip | |
| US6211563B1 (en) | Semiconductor package with an improved leadframe | |
| JPS60195955A (ja) | 半導体装置 | |
| JP2004273946A (ja) | 半導体装置 | |
| JPS63293963A (ja) | 樹脂封止型半導体装置 | |
| JP2771475B2 (ja) | 半導体装置 | |
| KR100308899B1 (ko) | 반도체패키지및그제조방법 | |
| KR100201379B1 (ko) | 솔더블을 이용한 반도체 칩 부착방법 및 구조 | |
| KR100197876B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| KR940006580B1 (ko) | 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법 | |
| JP3419898B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06188281A (ja) | 半導体パッケージの製造方法 | |
| KR0167440B1 (ko) | 반도체장치 | |
| KR0161353B1 (ko) | 수지봉지패키지의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120831 Year of fee payment: 17 |
|
| EXPY | Expiration of term |