CN101915624A

CN101915624A - 一种实时监测晶体管温度的热表征方法及结构

Info

Publication number: CN101915624A
Application number: CN 201010163419
Authority: CN
Inventors: 黄欣; 薛守斌; 艾玉杰; 黄如
Original assignee: Peking University
Current assignee: Peking University; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-05-06
Filing date: 2010-05-06
Publication date: 2010-12-15
Anticipated expiration: 2030-05-06
Also published as: CN101915624B

Abstract

本发明提供了一种实时监测晶体管温度的热表征方法及结构，属于表征晶体管热效应的监测技术领域。该方法通过在晶体管栅上设置一材料层，材料层与晶体管栅构成P-N结，利用P-N结的IV特性测得晶体管器件的温度。本发明将单个器件与高灵敏度的温控二极管结合，因PN结位于沟道上方的多晶硅栅上，更真实地接近器件的实际温度，可实时监测器件温度，操作简单。在大规模晶体管阵列中，该结构用于解决实时监控芯片温度和热点分布等问题的同时，可对器件局部区域进行加热，据此分析器件的可靠性和电路失配等问题，除此之外，该结构面积与器件尺寸相当，可集成于芯片。

Description

一种实时监测晶体管温度的热表征方法及结构

技术领域

本发明属于表征晶体管热效应的技术领域，具体涉及一种实时监测晶体管温度的热表征方法。

背景技术

随着半导体器件特征尺寸的缩小，器件的集成密度和开关速度的不断提高导致芯片功耗密度迅速增加。尤其当器件尺寸进入纳米尺度(＜100nm)时，静态功耗开始变得明显，而由于温度的升高会导致器件泄漏电流的增加，使得芯片总功耗得到进一步增加。同时，新材料和新器件结构的引入，如采用SOI材料和应力硅材料以及FinFET和纳米线晶体管等新器件结构来优化小尺寸器件的电学特性，使得器件产生的热量不能及时耗散，从而芯片的热效应更加严重。如2006年芯片的功耗密度已经达到了100W/cm²，并预计在几年里达到200W/cm²。

热效应不仅会引起器件、电路乃至系统性能的退化，还会导致严重的可靠性问题。对于半导体器件来说，自热效应使得器件沟道载流子迁移率降低、阈值电压变大、饱和速度减小，进而导致电流的退化。此外，聚集在沟道尤其是漏端的高温会导致时间相关介质击穿、热载流子效应以及负(正)偏置温度不稳定性等效应更加明显。电流的减小以及连线电阻随温度的变大导致连线延迟的增长，高温还会引起Al连线发生电迁移。对于电路来说，模拟电路的受到热效应的影响要大于数字电路，譬如热耦合会引起电流镜的失配等。而高性能集成电路上的热分布则可能导致时序错误和模块功能的失效。

对于热效应来说，温度测量是主要表征手段之一。平时常用的温度传感器主要有热电偶、热敏电阻和二极管温度传感器这几种。随着器件尺寸的缩小，芯片功率密度越来越高，尤其对于亚微米乃至纳米尺度范围来说，器件自热效应越来越严重，芯片上热点的出现以及热分布也越来越明显，单纯将温度传感器整合在芯片上已经不能满足准确表征芯片性能的需要。因此，将温度测试结构与器件结合在一起来测量单个器件的温度变得愈加重要。在实际应用中，测量单个器件温度最常用的是利用多晶硅栅电阻、器件沟道亚阈区电流或亚阈摆幅以及P-N结的方法。对于多晶硅栅电阻测温度的方法来说，由于多晶硅栅不仅包括沟道上方的部分，还包括多晶硅栅引出用于打孔连接金属互联的部分。而沟道上方多晶硅的温度(可以近似看成器件的温度)要高于引出端的温度，也就是多晶硅上存在着温度梯度。所以测多晶硅电阻的方法得到的是多晶硅栅上的平均温度，低估了器件的实际温度。随着器件尺寸的减小，沟道上方多晶硅栅所占比例进一步减小，测量误差将进一步变大。对于用沟道亚阈区电流或亚阈摆幅的方法来说，只要测试时间(即栅电压扫描时间)够短，可以比较准确地测量器件温度，但是这种方法必须打断器件的工作状态，影响电路的正常工作，无法实时测量器件的温度。Muth等人提出了用漏-体或源-体P-N结电流对数与正向偏置电压的关系来表征器件温度，但是这种计算会引来测量噪声并且与器件源漏的工艺相关。此外，对于SOI材料，这种方法并不适用。

发明内容

本发明的目的是提供一种可实时监测晶体管温度的热表征方法及结构。

本发明的技术方案如下：

一种实时监测晶体管的热表征方法，其特征是，在晶体管的栅上设有一材料层，该材料层与晶体管栅形成P-N结，利用上述P-N结的IV特性测得晶体管器件的温度。具体为，在材料层上施加一偏置电压，使材料层和栅形成的PN结正偏，测试PN结电流，从而得到对应的器件温度。同时，在不测量温度时，在材料层上施加一偏置电压，使上述PN结反偏，减小功耗。

一种用于热表征的结构，其特征在于，由晶体管的栅和晶体管栅上材料层构成，该材料层与晶体管的栅形成P-N结。

若材料层和晶体管栅同为多晶硅，通过多晶硅材料层注入的杂质与多晶硅栅杂质不同，构成P-N结。

同时，将上述多晶硅材料层进行刻蚀，形成一与P-N结相连的加热结构；对多晶硅材料层施加一定电压时将产生焦耳热，该热量通过PN结传递到器件中，从而实现晶体管的加热。对PN结附近的多晶硅材料层掺杂，其它区域不掺杂，使得用于加热的多晶硅电阻尽量大。

本发明具体创新之处将单个器件与温度灵敏器结合、且由于采用叠式结构，不改变器件面积，除此，可通过改进局部工艺，实现晶体管局部加热。

本发明将具有高灵敏度的温控二极管和晶体管整合于一体。由于PN结位于沟道上方的多晶硅栅上，与其它位置相比，更真实地接近器件的实际温度；同时，这种结构测试时只需要直流偏置，操作简单，而且当测试器件温度时，不影响器件正常工作，故能够实现实时监测器件温度。在大规模晶体管阵列中，该结构还可以用来实时监测芯片温度和热点分布等问题，可为电路及系统性能的优化设计提供实验依据。另外，该结构可以根据需要对器件局部区域进行加热，据此分析器件的可靠性和电路失配等问题，并且该加热结构面积与器件尺寸相当，可集成于芯片。对于这种热表征方法，被测温度的器件的衬底可为SOI材料，也可为体硅材料，或其它任何衬底材料；该器件可以是普通平面场效应晶体管，也可以是FinFET结构，或者是硅纳米线场效应晶体管结构等其它一切具有栅控功能的器件结构。本发明具有使用简单灵活操作的特点，能够与CMOS工艺兼容。

附图说明

图1a至图1k为晶体管结构实现工艺流程图；其中，

101-氮化硅阻挡层 102-多晶硅栅

103-n+源、漏 104-SOI衬底的二氧化硅埋层

105-衬底 106-沟道(SOI顶层硅) 107-栅氧

108-二氧化硅 109-多晶硅材料层

110-多晶硅PN结 111-金属互联(铜或铝)

图2为的本发明顶层材料形成加热结构的俯视图

1-P-N结；2-加热结构；3-多晶硅材料层的电极；4-栅电极。

具体实施方式

下面结合通过实施例对本发明作进一步说明，但本发明并不限于以下实施例。

本发明晶体管热表征方法首先用于测试器件的温度，该温度可以是晶体管自加热的温度，也可以是电路中其它器件或热源耦合到被测器件上的温度。本发明可以用于可靠性分析或器件、电路优化等目的。

本发明温度测试方法主要包括一个顶层材料层与多晶硅栅形成的PN结。PN结直接位于器件沟道上方的多晶硅栅上，而PN结电流与温度呈二次方关系增长，因此通过监控PN结电流可以准确反应器件温度的变化。

参考图1，本发明的工艺实现主要包括以下步骤(以N型SOI MOSFET为例，仅作为说明，还可以是其它衬底或结构的器件，不作为本发明的限制特征)：

1)实现常场效应晶体管(类型无限制)，最后一步是刻栅多晶硅，栅上有氮化硅保护层，如图1a。

2)淀积二氧化硅，如图1b。

3)CMP二氧化硅，到氮化硅层停止，如图1c。

4)去氮化硅，淀积二氧化硅，形成比较平整的二氧化硅，如图1d。

5)刻蚀二氧化硅，形成多晶硅栅接触孔，如图1e。

6)淀积多晶硅层，如图1f。

7)注入杂质(与多晶硅栅杂质反型，多晶硅栅是P、As时，材料(6)注入的杂质为P型的B等)并退火，与栅电极形成PN结(测温结构)，如图1g。

8)刻蚀顶层多晶硅(如果引入加热结构，改变掩膜版，做成细长条状。此多晶硅材料层的加热结构面积很小，与器件结构可比拟，为防止V2/R过大，让功率可调，故通过改变多晶硅材料的L/W，调节电阻大小)，如图1h。

9)淀积二氧化硅，如图1i。

10)刻孔，形成源区、漏区、PN结以及多晶硅栅引出孔(如果引入加热结构，增加两个引出)，并杂质注入，退火，形成欧姆接触，如图1j。

11)金属引出，如图1k。

本发明顶层材料层为多晶硅膜，顶层多晶硅还可在形成PN结同时，通过刻蚀形成一与PN结相连的器件加热结构，如图2所示。对多晶硅材料层施加一定电压时将产生焦耳热，该热量通过PN结传递到器件中，从而实现晶体管的加热。仅对PN结附近的顶层多晶硅掺杂，其它区域不掺杂，并且未掺杂的顶层多晶硅做成折叠细条的形状，可以进一步加大多晶硅电阻，并尽可能的减小面积。

本发明中，PN结电流仅与结温度有关(PN结正向偏置电压大小固定)，结温度近似等于沟道温度。在进行测量器件温度时，PN电流应尽量小，控制在器件工作电流的10％以下。PN结果电流调节可通过减小顶层多晶硅膜的掺杂或减小正向偏置电压来实现，从而使PN结的产热与器件产热相比可以忽略不计，进而不影响温度测量结果以及器件的正常工作。

本发明以N型号SOI场效应晶体管为例，取值.13um标准工艺，(仅用来举例说明，不作为本发明的限制条件)。

温度测试过程包括以下步骤：

(1)、器件不工作，Vg＝Vd＝Vs＝0，Vpoly＝0V或-1.5V(Vpoly是多晶硅PN结P端即顶层多晶硅所接电压)。用卡盘加热器件，认为长时间加温后卡盘温度等于器件温度，此时Vpoly＝1.5V，PN结正偏，记录PN结正向导通电流。改变卡盘温度，最后得到一组不同温度下的电流值。

(2)、测量正常工作下器件的温度时，Vg＝Vd＝1.5V，Vs＝0V，Vpoly＝3V；测量非工作状态器件温度时，Vpoly＝1.5V。记录PN结正向导通电流值。通过与步骤(1)中数据对比，得到器件温度。

(3)、当不测温度时，保证Vpoly-Vg＜0，使PN结反偏。

当采用多晶硅加热结构时，由于顶层多晶硅包括PN结和加热结构的一共三个引出电极，因此热表征的电压都需要重新设置。

进行多晶硅加热并同时测器件温度一共包括以下几个步骤：

器件正常工作时，Vg＝Vd＝1.5V，Vs＝0V，Vpoly＝3V，Vpoly-Vh1＝Vh2-Vpoly＝Vh，(Vh1、Vh2为多晶硅加热结构引出电极)，灵活调制Vh。多晶硅产热为4Vh2/R(R为多晶硅加热结构的总电阻)，多晶硅PN结正偏，记录结电流(通过顶层多晶硅PN结电极的电流有三个分支，由于从Vpoly到Vh2和Vh1完全对称，所以电流相互抵消后只有PN结电流)，对比(1)中数据得到温度。器件不工作时，Vg＝Vs＝Vd＝0V，Vpoly＝1.5V，其它步骤与器件工作时相同。

仅进行多晶硅加热过程与同行进行加热测温过程类似，区别是保证多晶硅PN结零偏或反偏。

仅进行温度测试过程与同行进行加热测温过程类似，区别是保证Vpoly＝Vh1＝Vh2。

虽然上述说明书通过实施例详细描述了实时监测晶体管温度的热表征方法及结构，但是本领域的技术人员应当理解，本发明并不限于实施例中所公开的内容和范围，在不脱离本发明的实质和精神范围内，可以对本发明进行各种变换、修改和替换。

Claims

1.一种实时监测晶体管温度的热表征方法，其特征在于，在晶体管的栅上设有一材料层，该材料层与晶体管栅构成P-N结，在材料层上施加一偏置电压，使材料层和栅之间形成的PN结导通，测试PN结电流，PN结电流仅与PN结处的温度相关，从而得到晶体管器件温度。

2.如权利要求1所述的方法，其特征在于，在不测量温度时，在材料层上再施加一偏置电压，使材料层和栅之间形成的PN结不导通电流，减小功耗。

3.如权利要求1或2所述的方法，其特征在于，所述材料层和晶体管栅同为多晶硅，通过多晶硅材料层注入的杂质与多晶硅栅杂质不同，构成P-N结。

4.如权利要求3所述的方法，其特征在于，刻蚀多晶硅材料层，形成一与P-N结相连的多晶硅加热结构，对多晶硅材料层施加一定电压，通过该加热结构实现晶体管的加热。

5.如权利要求4所述的方法，其特征在于，对PN结区域进行掺杂，对PN结相连的加热结构区域不掺杂或适量轻掺杂，使得加热结构的方块电阻比较大。

6.一种用于热表征的结构，其特征在于，包括晶体管的栅，以及与晶体管栅构成P-N结的材料层，所述材料层位于晶体管栅上。

7.如权利要求6所述的结构，其特征在于，所述材料层和晶体管栅同为多晶硅，通过多晶硅材料层注入的杂质与多晶硅栅杂质不同，构成P-N结。

8.如权利要求7所述的结构，其特征在于，所述P-N结连接一多晶硅加热结构。

9.如权利要求8所述的结构，其特征在于，所述加热结构通过刻蚀多晶硅材料层制得，其形状为细长条状或折叠细条状，从而通过调节L/W调节电阻。

10.如权利要求9所述的结构，其特征在于，对PN结区域进行掺杂，对PN结相连的加热结构区域不掺杂或适量轻掺杂，使得加热结构的方块电阻比较大。