CN110118927A - 高速控制芯片热分布自检结构及监测系统 - Google Patents
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Abstract
本发明公开一种高速控制芯片热分布自检结构及监测系统，电路层(11)上方印刷有一层热分布监测层(12)，该热分布监测层(12)包括b个热监测单元(4)；或者b个所述热监测单元(4)阵列分布于所述热分布监测层(12)，b＝m×n，n为行数，m为列数；或者b个所述热监测单元(4)与所述电路层(11)中c个热源(13)的位置一一对应，b＝c；还包括时序采样电路(5)、自检分析模块(6)。有益效果：将温差通过塞贝克效应转换为电势差，形成热能对电能的转换，就能将芯片产生的热量对应转为电输出，后续只需对输出的电能检测即可分析出对应的热量大小，得知芯片各部位或各核心的发热情况，及时制定保护措施，避免芯片被烧毁。
Description
技术领域
本发明涉及高速控制芯片结构技术领域，具体的说，涉及一种高速控制芯片热分布自检结构及监测系统。
背景技术
随着科学技术的发展，终端的功能越来越多，性能越来越强大，高速控制芯片的主频越来越高，工作频率的提高一方面会造成随之带来的功耗越来越大，而运算单元在工作时，高频电流必然产生高热量，一旦散热不良，就容易烧毁芯片，且电能转化为热能被大量浪费掉。尤其在芯片核心越来越多的趋势下，不同核心处理工作不同，使芯片各处的发热情况也不相同，某几个核在超负荷工作时，其他核却没有对应分配到合适的工作。
现有技术仅通过外置设备还无法精确计算出芯片的高速运行状态下热量分布，也无法得出多核心之间的工作繁忙情况。
发明内容
针对上述缺陷，本发明提出了一种高速控制芯片热分布自检结构及监测系统，在芯片上内置热能监测的结构，可以直接测出芯片各区域的发热情况，也能通过热量分布得出各个核心的工作状态，以合理分配各核心的任务，避免发热过高烧毁芯片。
为达到上述目的，本发明采用的具体技术方案如下：
一种高速控制芯片热分布自检结构，包括晶圆，该晶圆上印刷有电路层，所述电路层包括电源管理单元、a个处理内核，该电源管理单元为每个处理内核供电，所述电路层上方印刷有一层热分布监测层，该热分布监测层包括b个热监测单元；
或者b个所述热监测单元阵列分布于所述热分布监测层，b＝m×n，n为行数，m为列数；
或者b个所述热监测单元与所述电路层中c个热源的位置一一对应，b＝c，所述热源为所述电路层中发热的模块，包括所述处理内核，c≥a。
高速控制芯片通常有多个处理内核，还有芯片主控单元、电源管理单元，这些部分往往是芯片温度最高的区域，通过上述设计，在电路层的上方对应设置热监测单元，将温差通过塞贝克效应转换为电势差，从而形成热能对电能的转换，就能将芯片产生的热量对应转为电输出，后续只需对输出的电能检测即可分析出对应的热量大小，从而得知芯片各部位或各核心的发热情况，便于及时制定保护措施，避免芯片被烧毁。
进一步设计，所述热监测单元包括至少一个PN单元，每个PN单元由一个具有塞贝克系数的P型半导体与一个具有塞贝克系数的N型半导体连接组成。
由于两种不同半导体的温度差异而引起两种物质间的电势差，从而形成热电流，则每个PN单元都能产生2个端点的电势差，而不存在温差时，则不会产生电势差，因此可以通过检测PN单元两端的电势差分析该PN单元所在区域是否有温度变化。
更进一步，一方面，b＝c，b个所述热监测单元与所述电路层中c个热源的位置一一对应，所述PN单元的PN结点位于热源中心的正上方。
上述设计仅在各易发热模块的区域布置热检测单元，可快速有效地分析出温度最高的部位是否到临界点，避免烧毁芯片。
另一方面，b＝m×n，b个所述热监测单元阵列分布于所述热分布监测层，每个热监测单元均设置有2个PN单元，其中，一个为行测PN结，另一个为列侧PN结，所述晶圆上对应设有m个列测输出引脚、n个行测输出引脚；
所述热分布监测层中每一行的所有行测PN结依次连接，且第i个行测PN结的阴极连接第i+1个行测PN结的阳极，1≤i≤m，第1个行测PN结的阳极连接远端常温参考地，第m个行测PN结的阴极连接一个所述行测输出引脚；
所述热分布监测层中每一列的所有列测PN结依次连接，且第j个列测PN结的阴极连接第j+1个列测PN结的阳极，1≤j≤n，第1个列测PN结的阳极连接远端常温参考地，第n个列测PN结的阴极连接一个所述列测输出引脚。
上述设计基于全芯片均匀分布热监测单元，可以精确得出芯片所有区域的热量分布情况，另外，远端常温参考地为远离发热部位的地线极，令PN单元的阳极不受温度升高的影响，始终以常温为基准，保证热变化的参考不变。
进一步设计，所述晶圆上设置有b个自检输出引脚，分别连接一个所述热监测单元的正电端，所述热监测单元的负电端连接远端常温参考地。
该设计既可基于均匀分布下布置热监测单元之间的连接，也可基于主要发热模块处设置热监测单元下进行设计连接，即每个热监测单元单独连接一个信号脚，以此对各个监测点单独数据分析，精确度极高。
进一步的，所述PN单元的靶材为三氧化二铝，其中，P型半导体掺入金属锑，N型半导体掺入金属铋，靶材纯度为99.99％。
一种高速控制芯片热分布监测系统，包括上述的高速控制芯片热分布自检结构，还包括时序采样电路、自检分析模块，所述时序采样电路的采样端组连接高速控制芯片的自检输出端组，所述自检输出端组或者包括m个列测输出引脚、n个行测输出引脚，或者包括b个自检输出引脚，所述时序采样电路的时序信流输出端组连接自检分析模块的信号接收端组。
时序采样电路、自检分析模块为芯片外置的模块，可快速分析出芯片的实际热量分布，分析方法为根据时序信流中的各段幅值变化计算。
进一步设计，所述自检输出端组包括m个列测输出引脚、n个行测输出引脚，所述时序采样电路包括列采样单元与行采样单元，其中：
列采样单元设置有时序电路a，该时序电路a包括m个寄存单元，m个所述寄存单元的输入端分别连接一个所述列测输出引脚；
行采样单元设置有时序电路b，该时序电路b包括n个寄存单元，n个所述寄存单元的输入端分别连接一个所述行测输出引脚。
上述设计会存在2个时序信流，即列的时序信流a和行的时序信流b，在分析时，根据2个时序信流的幅值变化情况联立多元一次方程组，即得出热变化的位置。
另一方面，所述自检输出端组包括b个自检输出引脚，所述时序采样电路设置有时序电路c，该时序电路c包括b个寄存单元，b个所述寄存单元的输入端分别连接一个所述自检输出引脚。
上述设计直接观察时序信流中幅值变化明显的位置，就能得知对应的发热位置。
本发明的有益效果：在电路层的上方对应设置热监测单元，将温差通过塞贝克效应转换为电势差，从而形成热能对电能的转换，就能将芯片产生的热量对应转为电输出，后续只需对输出的电能检测即可分析出对应的热量大小，从而得知芯片各部位或各核心的发热情况，及时制定保护措施，避免芯片被烧毁。
附图说明
图1为电路层的布局结构图；
图2为热源的分布示意图；
图3为实施例一热分布监测层的分布示意图；
图4为实施例一监测系统的示意图；
图5为实施例二热分布监测层的分布示意图；
图6为实施例二监测系统的示意图；
图7为时序电路的示意图；
图8为时序信流的示意图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步详细说明。
一种高速控制芯片热分布自检结构，包括晶圆1，该晶圆1上印刷有电路层11，所述电路层11包括电源管理单元3、a个处理内核2，该电源管理单元3为每个处理内核2供电，如图1所示，所述电路层11上方印刷有一层热分布监测层12，该热分布监测层12包括b个热监测单元4；
实施例一如图5所示，b个所述热监测单元4阵列分布于所述热分布监测层12，b＝m×n，n为行数，m为列数；
所述热监测单元4包括至少一个PN单元41，每个PN单元41由一个具有塞贝克系数的P型半导体41a与一个具有塞贝克系数的N型半导体41b连接组成。
每个热监测单元4均设置有2个PN单元41，其中，一个为行测PN结，另一个为列侧PN结，所述晶圆1上对应设有m个列测输出引脚、n个行测输出引脚；
所述热分布监测层12中每一行的所有行测PN结依次连接，且第i个行测PN结的阴极连接第i+1个行测PN结的阳极，1≤i≤m，第1个行测PN结的阳极连接远端常温参考地，第m个行测PN结的阴极连接一个所述行测输出引脚；
所述热分布监测层12中每一列的所有列测PN结依次连接，且第j个列测PN结的阴极连接第j+1个列测PN结的阳极，1≤j≤n，第1个列测PN结的阳极连接远端常温参考地，第n个列测PN结的阴极连接一个所述列测输出引脚。
实施例二如图3所示，b个所述热监测单元4与所述电路层11中c个热源13的位置一一对应，b＝c，所述热源13为所述电路层11中发热的模块，如图2示意，包括所述处理内核2，c≥a。
所述热监测单元4包括至少一个PN单元41，每个PN单元41由一个具有塞贝克系数的P型半导体41a与一个具有塞贝克系数的N型半导体41b连接组成。
所述PN单元41的PN结点41c位于热源13中心的正上方。所述晶圆1上设置有b个自检输出引脚，分别连接一个所述热监测单元4的正电端，所述热监测单元4的负电端连接远端常温参考地。
所述PN单元41的靶材为三氧化二铝，其中，P型半导体41a掺入金属锑，N型半导体41b掺入金属铋，靶材纯度为99.99％。
一种高速控制芯片热分布监测系统，包括上述实施例的高速控制芯片热分布自检结构，还包括时序采样电路5、自检分析模块6，所述时序采样电路5的采样端组连接高速控制芯片的自检输出端组，所述时序采样电路5的时序信流输出端组连接自检分析模块6的信号接收端组。
实施例一如图6，所述自检输出端组包括m个列测输出引脚、n个行测输出引脚，所述时序采样电路5包括列采样单元51与行采样单元52，其中：
列采样单元51设置有时序电路a，该时序电路a包括m个寄存单元，m个所述寄存单元的输入端分别连接一个所述列测输出引脚，如图7；
行采样单元52设置有时序电路b，该时序电路b包括n个寄存单元，n个所述寄存单元的输入端分别连接一个所述行测输出引脚。
分析时，时序信流如图8所示，任一时序电路a或b的时序信号输出，其中，信号1表示未发热的情况，信号2、3则分别表示几行/列中有位置发热的情况，比如信号2表示第1行与第3行有PN结发热，信号3表示第1列与第6列有PN结发热，则可能发热的位置为第1行第1列、第1行第6列、第3行第1列、第3行第6列，再由幅值大小可直接得出，幅值大的位置为第1行第1列，幅值小的位置为第3行第6列，即发热的具体位置为第1行第1列与第3行第6列。
如图4所示的实施例二中，所述自检输出端组包括b个自检输出引脚，所述时序采样电路5设置有时序电路c，该时序电路c包括b个寄存单元，b个所述寄存单元的输入端分别连接一个所述自检输出引脚。
最后需要说明的是，上述描述仅仅为本发明的优选实施例，本领域的普通技术人员在本发明的启示下，在不违背本发明宗旨及权利要求的前提下，可以做出多种类似的表示，这样的变换均落入本发明的保护范围之内。
Claims (9)
1.一种高速控制芯片热分布自检结构，包括晶圆(1)，该晶圆(1)上印刷有电路层(11)，所述电路层(11)包括电源管理单元(3)、a个处理内核(2)，该电源管理单元(3)为每个处理内核(2)供电，特征在于：所述电路层(11)上方印刷有一层热分布监测层(12)，该热分布监测层(12)包括b个热监测单元(4)；
或者b个所述热监测单元(4)阵列分布于所述热分布监测层(12)，b＝m×n，n为行数，m为列数；
或者b个所述热监测单元(4)与所述电路层(11)中c个热源(13)的位置一一对应，b＝c，所述热源(13)为所述电路层(11)中发热的模块，包括所述处理内核(2)，c≥a。
2.根据权利要求1所述的高速控制芯片热分布自检结构，特征在于：所述热监测单元(4)包括至少一个PN单元(41)，每个PN单元(41)由一个具有塞贝克系数的P型半导体(41a)与一个具有塞贝克系数的N型半导体(41b)连接组成。
3.根据权利要求2所述的高速控制芯片热分布自检结构，特征在于：b＝c，b个所述热监测单元(4)与所述电路层(11)中c个热源(13)的位置一一对应，所述PN单元(41)的PN结点(41c)位于热源(13)中心的正上方。
4.根据权利要求2所述的高速控制芯片热分布自检结构，特征在于：b＝m×n，b个所述热监测单元(4)阵列分布于所述热分布监测层(12)，每个热监测单元(4)均设置有2个PN单元(41)，其中，一个为行测PN结，另一个为列侧PN结，所述晶圆(1)上对应设有m个列测输出引脚、n个行测输出引脚；
所述热分布监测层(12)中每一行的所有行测PN结依次连接，且第i个行测PN结的阴极连接第i+1个行测PN结的阳极，1≤i≤m，第1个行测PN结的阳极连接远端常温参考地，第m个行测PN结的阴极连接一个所述行测输出引脚；
所述热分布监测层(12)中每一列的所有列测PN结依次连接，且第j个列测PN结的阴极连接第j+1个列测PN结的阳极，1≤j≤n，第1个列测PN结的阳极连接远端常温参考地，第n个列测PN结的阴极连接一个所述列测输出引脚。
5.根据权利要求1所述的高速控制芯片热分布自检结构，特征在于：所述晶圆(1)上设置有b个自检输出引脚，分别连接一个所述热监测单元(4)的正电端，所述热监测单元(4)的负电端连接远端常温参考地。
6.根据权利要求2所述的高速控制芯片热分布自检结构，特征在于：所述PN单元(41)的靶材为三氧化二铝，其中，P型半导体(41a)掺入金属锑，N型半导体(41b)掺入金属铋，靶材纯度为99.99％。
7.一种高速控制芯片热分布监测系统，特征在于：包括权1-6任一项所述的高速控制芯片热分布自检结构，还包括时序采样电路(5)、自检分析模块(6)，所述时序采样电路(5)的采样端组连接高速控制芯片的自检输出端组，所述自检输出端组或者包括m个列测输出引脚、n个行测输出引脚，或者包括b个自检输出引脚，所述时序采样电路(5)的时序信流输出端组连接自检分析模块(6)的信号接收端组。
8.根据权利要求7所述的高速控制芯片热分布监测系统，特征在于：所述自检输出端组包括m个列测输出引脚、n个行测输出引脚，所述时序采样电路(5)包括列采样单元(51)与行采样单元(52)，其中：
列采样单元(51)设置有时序电路a，该时序电路a包括m个寄存单元，m个所述寄存单元的输入端分别连接一个所述列测输出引脚；
行采样单元(52)设置有时序电路b，该时序电路b包括n个寄存单元，n个所述寄存单元的输入端分别连接一个所述行测输出引脚。
9.根据权利要求7所述的高速控制芯片热分布监测系统，特征在于：所述自检输出端组包括b个自检输出引脚，所述时序采样电路(5)设置有时序电路c，该时序电路c包括b个寄存单元，b个所述寄存单元的输入端分别连接一个所述自检输出引脚。
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