CN101882576A - 提高浮栅擦除效率的方法 - Google Patents

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Abstract

本发明公开了一种提高浮栅擦除效率的方法，该方法包括：在半导体衬底上依次形成浮栅FG氧化层、FG多晶硅层、氧化层-氮化层-氧化层ONO介质层、控制栅CG多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层；在所述CG氮化硅硬掩膜层上涂布光阻胶，并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀所述CG氮化硅硬掩膜层、CG氧化硅层、CG氮化硅层、CG多晶硅层和ONO介质层，形成两个CG；在每个CG的两侧形成CG侧壁层；在所述CG侧壁层的外侧形成一牺牲层；以所述CG侧壁层、牺牲层以及CG为掩膜，刻蚀FG多晶硅层，形成FG；去除所述牺牲层；在CG侧壁层和FG的外侧依次形成氧化层、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅EG。采用该方法能够有效提高浮栅的擦除效率。

Description

提高浮栅擦除效率的方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种提高浮栅擦除效率的方法。
背景技术
目前，在70纳米分离栅闪存(Split-Gate Flash)技术的发展中，存储单元区浮栅(Floating Gate，FG)的擦除效率较低，如具有13伏的擦除电压，5秒的擦除时间。提高擦除效率越来越成为高端分离栅极闪存制程中的关键技术。
图1a至图1d示出了现有技术中存储单元区制作流程的剖面示意图。
首先，如图1a所示，在半导体衬底100上依次形成FG氧化层101、FG多晶硅层102、氧化层-氮化层-氧化层(ONO)介质层103、控制栅(Control Gate，CG)多晶硅层104、CG氮化硅层105、CG氧化硅层106、CG氮化硅硬掩膜层107，然后在形成的顶层CG氮化硅硬掩膜层107上涂布光阻胶，(所述光阻胶未示出)。并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀CG氮化硅硬掩膜层107、CG氧化硅层106、CG氮化硅层105、CG多晶硅层104和ONO介质层103，形成两个CG。
接下来，如图1b所示，在每个CG的两侧形成CG侧壁层108，该CG侧壁层为氧化层-氮化层(ON)结构。
如图1c所示，以上述CG侧壁层108和CG为掩膜，刻蚀FG多晶硅层102，形成FG。
最后，如图1d所示，在CG侧壁层108和FG的外侧依次形成氧化层109、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅(Erase Gate，EG)110，(图1d中只示出两个FG之间的EG)。所述氧化层109用于隔离FG和EG。在两个CG之间的半导体衬底100上通过离子注入的方法形成公共源(Common Source)111。
根据上述流程所形成的结构，擦除效率比较低，FG与EG之间的电场情况决定了擦除效率，所以现有FG和EG的相对位置及FG的形状是导致擦除效率较低的主要因素。
发明内容
有鉴于此，本发明解决的技术问题是：现有浮栅的擦除效率较低的问题。
为解决上述技术问题，本发明的技术方案具体是这样实现的：
本发明公开了一种提高浮栅擦除效率的方法，该方法包括：
在半导体衬底上依次形成浮栅FG氧化层、FG多晶硅层、氧化层-氮化层-氧化层ONO介质层、控制栅CG多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层；
在所述CG氮化硅硬掩膜层上涂布光阻胶，并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀所述CG氮化硅硬掩膜层、CG氧化硅层、CG氮化硅层、CG多晶硅层和ONO介质层，形成两个CG；
在每个CG的两侧形成CG侧壁层；
在所述CG侧壁层的外侧形成一牺牲层；
以所述CG侧壁层、牺牲层以及CG为掩膜，刻蚀FG多晶硅层，形成FG；
去除所述牺牲层；
在CG侧壁层和FG的外侧依次形成氧化层、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅EG。
所述FG和EG在水平方向上是部分重叠的。
所述FG与EG在水平方向上的重叠部分在10埃至90埃之间。
所述牺牲层与FG多晶硅层的刻蚀选择比小于1∶3。
所述牺牲层采用氧化层。
所述牺牲层采用聚合物polymer。
所述牺牲层采用稀氢氟酸清洗。
由上述的技术方案可见，本发明在存储单元区制作流程中加入了牺牲层，并且牺牲层在形成CG侧壁层之后加入，在刻蚀形成FG之后将牺牲层清除掉，因此FG露出伸向EG的比较尖的尖角，FG和EG之间也有一部分重叠，由于这比较尖的尖角大大增加了FG和EG之间的电场，有效增大了擦除效率；另外，FG与EG之间的重叠可以有效降低浮栅的擦除电压，从而有效增加擦除效率。
附图说明
图1a至1d为现有技术中存储单元区制作流程的剖面示意图。
图2a至图2e示出了本发明存储单元区制作流程的剖面示意图。
图3a和3b为FG与EG在水平方向上部分重叠的示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。
本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示结构的示意图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
为了清楚地描述本发明的结构，本申请的各示意图中省略了部分公知结构。
图2a至图2e示出了本发明存储单元区制作流程的剖面示意图。
首先，如图2a所示，在半导体衬底100上依次形成FG氧化层101、FG多晶硅层102、氧化层-氮化层-氧化层(ONO)介质层103、控制栅(Controling Gate，CG)多晶硅层104、CG氮化硅层105、CG氧化硅层106、CG氮化硅硬掩膜层107，然后在形成的顶层CG氮化硅硬掩膜层107上涂布光阻胶，(所述光阻胶未示出)，并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀CG氮化硅硬掩膜层107、CG氧化硅层106、CG氮化硅层105、CG多晶硅层104和ONO介质层103，形成两个CG。
接下来，如图2b所示，在每个CG的两侧形成CG侧壁层108，该CG侧壁层为氧化层-氮化层(ON)结构。
然后如图2c所示，在CG侧壁层108的外侧形成一牺牲层(Sacrificial Spacer)201。
如图2d所示，以CG侧壁层108、牺牲层201以及CG为掩膜，刻蚀FG多晶硅层102，形成FG，然后采用稀氢氟酸清洗去除牺牲层201。从图2d中可以看出，FG多晶硅层102经过刻蚀后，形成的FG露出比较尖的尖角，这是在现有技术中所不能达到的效果，现有技术中是以CG侧壁层108为掩膜进行FG多晶硅层102的刻蚀，由于CG侧壁层108是需要保留下来的，所以最终形成的FG不会出现突出的尖角。
最后，如图2e所示，在CG侧壁层108和FG的外侧依次形成氧化层109、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅(Erase Gate，EG)110，(图2e中只示出两个FG之间的EG)。所述氧化层109用于隔离FG和EG。在两个CG之间的半导体衬底100上通过离子注入的方法形成公共源(Common Source)111。
本发明具体实施例中牺牲层为氧化层，这是因为氧化层和多晶硅层的刻蚀选择比比较高，在刻蚀FG多晶硅层102的时候不会损耗掉牺牲层201，这样在刻蚀完FG多晶硅层102，去除了牺牲层201之后，发现形成的FG会出现尖角轮廓，该尖角一般小于90度，如图2d中箭头标注所示。尖角越尖，FG与EG之间的电场越大，电子越容易放电，所以擦除时间就变短，越容易放电也同时说明擦除电压越小。本发明还可以采用其它材料做牺牲层，只要这种材料与FG多晶硅层102的刻蚀选择比小于1∶3，例如聚合物(polymer)作为牺牲层，因为polymer与多晶硅层(poly)的刻蚀选择比也比较高，这样当polymer代替了氧化层之后，也可以形成比较尖的FG，以及EG与FG的重叠，达到本发明的目的。
进一步地，由于步骤中加入了牺牲层201，在去除该牺牲层之后，FG就出现了比较突出的尖角，这是现有技术所不能达到的效果，这样FG与EG在水平方向上是有部分耦合重叠的，如图3a和3b所示，图3a为本发明中FG与EG在水平方向上部分重叠的示意图，图中只示意出图2e中的左侧结构。图3b为FG和EG重叠部分的放大图，为清楚起见，图中只示意出FG和EG。图2e、图3a及图3b中每两个箭头相对的部分即为FG和EG在水平方向上相重叠的部分。通过实验发现，当FG和EG的重叠厚度在10埃至90埃之间时，擦除电压是最小的，能够达到11伏左右。所以认为在FG和EG的重叠厚度在10埃至90埃之间时，擦除电压最小为11伏，那么在相同擦除电压的情况下，擦除时间自然较之现有技术来说变小。
综上所述，由于制作过程中加入了牺牲层201，而且该牺牲层是在形成CG侧壁层108之后加入的，所以在清洗去除牺牲层201之后，FG露出伸向EG的比较尖的尖角，正是由于这比较尖的尖角大大增加了FG和EG之间的电场，有效增大了擦除效率。同时，在牺牲层201去除之后，FG和EG隔着氧化层109有部分重叠，当重叠部分在10埃至90埃之间时，擦除电压进一步降到最低，最低大约为11伏，使擦除效率进一步增大。

Claims (7)

1.一种提高浮栅擦除效率的方法，该方法包括：
在半导体衬底上依次形成浮栅FG氧化层、FG多晶硅层、氧化层-氮化层-氧化层ONO介质层、控制栅CG多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层；
在所述CG氮化硅硬掩膜层上涂布光阻胶，并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀所述CG氮化硅硬掩膜层、CG氧化硅层、CG氮化硅层、CG多晶硅层和ONO介质层，形成两个CG；
在每个CG的两侧形成CG侧壁层；
在所述CG侧壁层的外侧形成一牺牲层；
以所述CG侧壁层、牺牲层以及CG为掩膜，刻蚀FG多晶硅层，形成FG；
去除所述牺牲层；
在CG侧壁层和FG的外侧依次形成氧化层、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅EG。
2.如权利要求1所述的方法，其特征在于，所述FG和EG在水平方向上是部分重叠的。
3.如权利要求2所述的方法，其特征在于，所述FG与EG在水平方向上的重叠部分在10埃至90埃之间。
4.如权利要求1所述的方法，其特征在于，所述牺牲层与FG多晶硅层的刻蚀选择比小于1∶3。
5.如权利要求4所述的方法，其特征在于，所述牺牲层采用氧化层。
6.如权利要求4所述的方法，其特征在于，所述牺牲层采用聚合物polymer。
7.如权利要求5或6所述的方法，其特征在于，所述牺牲层采用稀氢氟酸清洗。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299157A (zh) * 2011-09-01 2011-12-28 上海宏力半导体制造有限公司 分栅式闪存及其制造方法
CN104465524A (zh) * 2014-12-30 2015-03-25 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法
CN104465353A (zh) * 2014-11-28 2015-03-25 上海华力微电子有限公司 Ono介质层的制备方法
CN106601749A (zh) * 2016-12-15 2017-04-26 武汉新芯集成电路制造有限公司 一种闪存单元结构及分立栅快闪存储器
CN109309050A (zh) * 2017-07-27 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958273B2 (en) * 2003-03-21 2005-10-25 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby
CN100446186C (zh) * 2006-10-09 2008-12-24 上海华虹Nec电子有限公司 用于分栅结构闪存的浮栅制作方法
CN101179017A (zh) * 2006-11-10 2008-05-14 上海华虹Nec电子有限公司 分离栅浮栅尖端的制造方法
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299157A (zh) * 2011-09-01 2011-12-28 上海宏力半导体制造有限公司 分栅式闪存及其制造方法
CN102299157B (zh) * 2011-09-01 2016-08-03 上海华虹宏力半导体制造有限公司 分栅式闪存及其制造方法
CN104465353A (zh) * 2014-11-28 2015-03-25 上海华力微电子有限公司 Ono介质层的制备方法
CN104465353B (zh) * 2014-11-28 2018-01-26 上海华力微电子有限公司 Ono介质层的制备方法
CN104465524A (zh) * 2014-12-30 2015-03-25 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法
CN104465524B (zh) * 2014-12-30 2018-04-27 上海华虹宏力半导体制造有限公司 镜像分栅快闪存储器及其形成方法
CN106601749A (zh) * 2016-12-15 2017-04-26 武汉新芯集成电路制造有限公司 一种闪存单元结构及分立栅快闪存储器
CN109309050A (zh) * 2017-07-27 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109309050B (zh) * 2017-07-27 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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