CN101873106B - 运算放大器、驱动器以及显示器 - Google Patents

Abstract

本发明涉及运算放大器、驱动器以及显示器。在本发明的方面中，运算放大器包括输入差分级，该输入差分级具有接收外部输入电压的一个外部输入和两个输出；和两个输出级。开关部件被设置在两个输出级的输入和输入差分级的两个输出之间，并且被构造为交替地连接输入差分级的两个输出和两个输出级的仅正输出级的输入；以及输入差分级的两个输出和两个输出级的仅负输出级的输入。

Description

运算放大器、驱动器以及显示器

技术领域

本发明涉及运算放大器，该运算放大器适合于用于驱动诸如液晶面板的电容负载的驱动器的放大器电路，并且具体地涉及其中要求低功率消耗量的运算放大器。

背景技术

最近薄平板的趋势是在尺寸上加大。特别地，在电视领域中，即使在尺寸上大于100英寸的液晶面板出现，也认为在未来此趋势将会保留不变。薄膜晶体管液晶显示(TFT_LCD)面板被设置有数据线。通过LCD驱动器的放大器驱动数据线。根据液晶显示面板的尺寸的增加，数据线中的每一条的负载变得较重，并且因此放大器中的功率消耗量趋向于增加。此外，为了减少要使用的LCD驱动器的数目，一个芯片的输出的数目趋向于增加。结果，每一个芯片的功率消耗量增加。这引起整个LCD驱动器的功率消耗量增加的问题，导致芯片温度的异常上升。

作为防止芯片温度的上升的措施，一种系统引起注意，其中是高电压侧电源电压VDD的一半的中间电压VDD/2被提供给芯片，并且在此电压下进行操作的运算放大器被用于减少该芯片消耗的功率。然而，根据此系统，电路中出现各种问题。例如，如果仅以VDD/2的电源电压驱动芯片，运算放大器的电压范围被限制，使得正侧运算放大器在从中间电压VDD/2到高电压侧电源电压VDD的范围内进行操作，并且负侧运算放大器在从低电压侧电源电压VSS(GND)到中间电压VDD/2的范围内进行操作。为此，需要将开关连接至运算放大器的输出以用于极性反转。然而，开关在尺寸上非常大，引起芯片面积的增加。此外，存在开关的接通电阻引起输出波形的迟钝的问题。

将会参考作为示例的在专利文献1中描述的运算放大器描述此问题。图1示出传统的运算放大器的构造。传统的运算放大器被设置有：差分输入级电路140和240，该差分输入级电路140和240被提供有高电压侧电源电压VDD和低电压侧电源电压VSS；和驱动级电路130和230；开关电路300、400、500、以及600；P沟道MOS晶体管MP180和MP280(在下文中，被称为“晶体管MP180和MP280”)；以及N沟道MOS晶体管MN180和MN280(在下文中，被称为“晶体管MN180和MN280”)。

驱动级电路130经由晶体管MP180和MN180的漏极被连接至输出端子110。类似地，驱动级电路230经由晶体管MP280和MN280的漏极被连接至输出端子210。晶体管MP180的源极被提供有高电压侧电源电压VDD，并且晶体管MN180的源极被提供有高电压侧电源电压VDD和低电压侧电源电压VSS之间的中间电压，即，是高电压侧电源电压VDD的1/2的中间电压VDD/2。此外，晶体管MP280的源极被提供有中间电压VDD/2，并且晶体管MN280的源极被提供有低电压侧电源电压VSS。

开关电路300被设置有开关SW301至SW304以控制输出端子110和210与奇数端子310和偶数端子320之间的连接。开关电路400被设置有开关SW401至SW404以控制端子410和420与差分输入级电路140和240的输入端子120和220之间的连接。在这里，正极性电压INP被从正数字模拟转换器(DAC)输入到端子410，并且负极性电压INN被从负DAC输入到端子420。开关电路500被设置有开关SW501至SW504以控制差分输入级电路140和240与驱动级电路130和230之间的连接。开关电路600被设置有开关SW601至SW604以控制输出端子110和210与差分输入级电路140和240的输入端子121和221之间的连接。

传统的运算放大器能够通过开关电路300至600更改运算放大器电路的构造，该运算放大器电路驱动奇数端子310和偶数端子320。具体地，其中开关SW301、SW303、SW401、SW403、SW501、SW503、SW601、以及SW603被设置为接通状态同时开关SW302、SW304、SW402、SW404、SW502、SW504、SW602、以及SW604被设置为断开状态的模式1，和与上述状态相反的开关状态的模式2被切换。

在模式1的情况下，来自于正DAC的正极性电压INP被输入到由差分输入级电路140和驱动级电路130形成的运算放大器电路，并且来自于输出端子110的输出被输出到奇数端子310作为奇数输出Vodd。这时，来自于负DAC的负极性电压INN被输入到由差分输入级电路240和驱动级电路230形成的运算放大器电路，并且来自于输出端子210的输出被输出到偶数端子320作为偶数输出Venen。

另一方面，在模式2的情况下，来自于正DAC的正极性电压INP被输入到由差分输入级电路240和驱动级电路130形成的运算放大器电路，并且来自于输出端子110的输出被输出到偶数端子320作为偶数输出Venen。这时，来自于负DAC的负极性电压INN被输入到由差分输入级电路140和驱动级电路130形成的运算放大器电路，并且来自于输出端子210的输出被输出到奇数端子310作为奇数输出Vodd。

如上所述，传统的运算放大器以上述方式进行操作以驱动被连接至奇数端子310和偶数端子320的电容负载。这时，差分输入级电路140和240以及驱动级电路130和230在从高电压侧电源电压VDD和低电压侧电源电压VSS的电压范围内进行操作，并且是输出晶体管的晶体管MP180、晶体管MP280、晶体管MN180以及晶体管MN280分别在从高电压侧电源电压VDD到中间电压VDD/2的电压范围内或者从中间电压VDD/2到低电压侧电源电压VSS的范围内进行操作。因此，能够使在输出级中消耗的功率大约减半。

在传统的运算放大器中，通过如图1中所示的电源连接提供功率消耗量(特别地，静态功率消耗量)被减少到大约一半的效果。然而，在传统的运算放大器中，要求在输出级的输出侧上设置用于极性反转的开关，如图1中所示。图2是示出通过在图1中使用开关SW301至SW304的尺寸作为参数而模拟的输出波形的图。如图2中所示，特性根据开关SW301至SW304的尺寸很大地变化。当开关SW301至SW304的尺寸小时，即，当开关的接通电阻大时，输出波形是迟钝的。如果此种运算放大器被用于驱动液晶显示面板的放大器，那么生成到液晶像素电容器的不充分写入，这引起图像降级。因此，为了改进特性，要求增加开关的尺寸。结果，芯片的尺寸被增加，导致成本上升。

引用列表：

专利文献1：JP 2002-175052A

发明内容

本发明的目的是为了提供运算放大器和使用该运算放大器的驱动器，其中在没有增加开关的尺寸的情况下能够减少功率消耗量。

在本发明的一个方面中，运算放大器包括输入差分级，该输入差分级具有接收外部输入电压的一个外部输入和两个输出；和两个输出级。开关部件被设置在两个输出级的输入和输入差分级的两个输出之间，并且被构造为交替地连接输入差分级的两个输出和两个输出级的仅正输出级的输入；以及输入差分级的两个输出和两个输出级的仅负输出级的输入。

在本发明的另一方面中，驱动器包括输出部件，该输出被构造为基于显示数据输出输出灰级电压；和运算放大器，该运算放大器被构造为接收作为外部输入电压的输出灰级电压以通过输出节点输出在数据线上。运算放大器包括输入差分级，该输入差分级具有接收外部输入电压的一个外部输入和两个输出；两个输出级；以及开关部件，该开关部件被设置在两个输出级的输入和输入差分级的两个输出之间，并且被构造为交替地连接输入差分级的两个输出和两个输出级的仅正输出级的输入；以及输入差分级的两个输出和两个输出级的仅负输出级的输入。

在本发明的又一方面，显示器包括显示部件，该显示部件具有数据线；和驱动器，该驱动器与数据线相连接。驱动器包括输出部件，该输出部件被构造为基于显示数据输出输出灰级电压；和运算放大器，该运算放大器被构造为接收作为外部输入电压的输出灰级电压以通过输出节点输出在数据线上。运算放大器包括输入差分级，该输入差分级具有接收外部输入电压的一个外部输入和两个输出；两个输出级；以及开关部件，该开关部件被设置在两个输出级的输入和输入差分级的两个输出之间，并且被构造为交替地连接输入差分级的两个输出和两个输出级的仅正输出级的输入；以及输入差分级的两个输出和两个输出级的仅负输出级的输入。

在根据本发明的运算放大器中，用于极性反转的开关没有被设置在输出级的输出侧上。而是，开关部件被设置在输入差分级的两个输出和两个输出级(仅正输出级和仅负输出级)的输入之间。通过开关部件交替地切换输入差分级的第一输出和仅正输出级的输入之间的连接以及输入差分级的第二输出和仅负输出级的输入之间的连接。因此，在没有增加开关的尺寸的情况下可以使功率消耗量为一半。

附图说明

根据以下结合附图对某些实施例的描述，本发明的以上和其它目标、优点和特征将更加明显，其中：

图1示出传统的运算放大器的构造；

图2示出在LCD驱动器输出中输出波形对开关尺寸的依从性；

图3示出应用根据本发明的运算放大器的TFT液晶显示设备的构造；

图4示出图3中所示的源极驱动器30的构造；

图5示出根据本发明的第一实施例的运算放大器的构造；

图6示出根据本发明的第一实施例的运算放大器的示例1；

图7示出根据本发明的第一实施例的运算放大器的示例2；

图8示出根据本发明的第一实施例至第四实施例的运算放大器的示例1和2的切换操作中的时序图；

图9示出根据本发明的第一实施例和第二实施例的运算放大器的示例1的切换操作中的时序图；

图10示出根据本发明的第二实施例的运算放大器的构造；

图11示出根据本发明的第二实施例的运算放大器的示例1；

图12示出根据本发明的第二实施例的运算放大器的示例2；

图13示出根据本发明的第三实施例的运算放大器的构造；

图14示出根据本发明的第三实施例的运算放大器的示例1；

图15示出根据本发明的第三实施例的运算放大器的示例2；

图16示出根据本发明的第三实施例和第四实施例的运算放大器的示例1的切换操作中的时序图；

图17示出根据本发明的第三实施例和第四实施例的运算放大器的示例2的切换操作中的时序图；

图18示出根据本发明的第四实施例的运算放大器的构造；

图19示出图18中的运算放大器的示例1；

图20示出图18中的运算放大器的示例2；以及

图21示出用于实现偏置电压BP2、BN2、BP1+、BN1+、BP1-、以及BN1-的偏置电路。

具体实施方式

在下文中，将会参考参考附图详细地描述应用根据本发明的运算放大器的薄膜晶体管(TFT)液晶显示设备。

图3示出其中应用根据本发明的实施例的运算放大器的TFT液晶显示设备的构造。TFT液晶显示设备被设置有是液晶显示(LCD)模块的显示部件(液晶显示面板)10。液晶显示面板10被设置有被排列成矩阵的多个像素11。多个像素11中的每一个被设置有薄膜晶体管(TFT)12和像素电容器15。像素电容器15被设置有像素电极和与像素电极相对的对向电极。TFT 12被设置有漏极电极13、被连接至像素电极的源极电极14、以及栅极电极16。

TFT液晶显示设备进一步被设置有栅极驱动器20和源极驱动器30作为驱动液晶显示面板10的多个像素11的驱动器。在本示例中，栅极驱动器20和源极驱动器30被设置在面板上。TFT液晶显示设备进一步被设置有被连接至栅极驱动器20的多条栅极线和被连接至源极驱动器30的多条数据线。多条栅极线中的每一条与被排列在一行中的像素11的TFT 12的栅极电极16相连接。多条数据线中的每一条与被排列在一列中的像素11的TFT 12的漏极电极13相连接。

TFT液晶显示设备进一步被设置有时序控制器。时序控制器将垂直时钟信号VCK和垂直移位脉冲信号STV输出到栅极驱动器20，从而顺序地从第一到最后一个选择多条栅极线。例如，假定栅极驱动器20响应于垂直移位脉冲信号STV和垂直时钟信号VCK选择多条栅极线中的一条。在这样的情况下，选择信号被输出到一条栅极线。选择信号被提供给用于与该一条栅极线相对应的一行的像素11的TFT 12的栅极电极16。同样适用于其它的栅极线。

时序控制器将用于一个帧的显示数据DATA、时钟信号CLK、以及移位脉冲信号STH输出到源极驱动器30。用于一个帧的显示数据DATA包括用于从第一行到最后一行的行的显示数据。用于一行的显示数据包括与多条数据线分别相对应的多个显示数据。源极驱动器30响应于移位脉冲信号STH和时钟信号CLK将多个显示数据分别输出到多条数据线。这时，与多条栅极线中的一条栅极线和多条数据线相关的像素11的TFT 12被导通。因此，多个显示数据分别被写入像素11的像素电容器15，并且保持它们直到下一次写入。因此，用于一行的显示数据DATA被显示。

图4示出源极驱动器30的构造。源极驱动器30被设置有输出部件和输出放大器电路36。输出部件被设置有移位寄存器电路31、数据寄存器电路32、数据锁存电路33、电平移位器电路34、D/A转换器电路35、灰级电压生成电路37、以及多个输出节点Vout。多个输出节点Vout分别被连接至多条数据线。

灰级电压生成电路37被设置有串联连接的灰级电阻元件。灰级电压生成电路37通过将来自于电源电路(未示出)的基准电压由灰阶电阻元件划分来生成多个灰级电压。移位寄存器电路31与时钟信号CLK同步地顺序地移位移位脉冲信号STH以将移位脉冲信号STH输出到数据寄存器32。数据寄存器电路32与来自于移位寄存器电路31的移位脉冲信号同步地接收来自于时序控制器的多个显示数据并且将其输出到数据锁存电路33。

数据锁存电路33被设置有多个数据锁存。多个数据锁存在相同的时序锁存多个显示数据，并且将其分别输出到电平移位器34。电平移位器电路34被设置有多个电平移位器。多个电平移位器执行来自于数据锁存电路33的多个显示数据的电平转换，并且将其分别输出到D/A转换器35。D/A转换器35被设置有多个D/A转换器。多个D/A转换器分别执行来自于电平移位器电路34的多个显示数据的数字模拟转换。即，多个D/A转换器中的每一个从多个灰级电压中选择与显示数据相对应的输出灰级电压，并且将其输出到输出放大器电路36。输出放大器电路36被设置有是根据本发明的实施例的运算放大器的多个放大器。多个放大器的输出经由多个输出节点Vout分别被连接至多条数据线。多个放大器响应于极性信号POL将灰级电压分别输出到多条数据线。

[第一实施例]

图5示出根据本发明的第一实施例的运算放大器的构造。根据本发明的第一实施例的运算放大器被设置有具有一个输入和两个输出的输入差分级1、两个输出级2和3、以及开关部件SW1和SW2。

开关部件SW1和SW2分别被设置在两个输出级2和3的输入与输入差分级1的两个输出之间。开关部件SW1和SW2交替地执行输入差分级1的两个输出的第一输出与两个输出级2和3的仅正输出级2之间的连接以及输入差分级1的两个输出的第二输出与两个输出级2和3的仅负输出级3之间的连接。

输入差分级1以高电压侧电源电压VDD和比高电压侧电源电压VDD低的低电压侧电源电压VSS之间的电压进行操作。输入差分级1输出从D/A转换器被提供给输入节点Vin的输入电压(输出灰级电压)和被提供给输出节点Vout的电压之间的差。

仅正输出级2以第一电压(第一电源电压)和高电压侧电源电压VDD之间的电压进行操作。仅正输出级2放大与输入差分级1的第一输出相对应的电流，并且将其输出到输出节点Vout。仅负输出级3的输出被连接至仅正输出级2的输出。仅负输出级3以低电压侧电源电压VSS与第二电压(第二电源电压)之间的电压进行操作。仅负输出级3放大与输入差分级1的第二输出相对应的电流并且将其输出到输出节点Vout。

第一和第二电压是高电压侧电源电压VDD和低电压侧电源电压VSS之间的电压。例如，第一和第二电压表示高电压侧电源电压VDD和低电压侧电源电压VSS之间的中间电压。中间电压可以不必要是高电压侧电源电压VDD和低电压侧电源电压VSS之间的中间电压VDD/2，并且可以包括小百分比的误差。

参考图5，将会描述根据本发明的第一实施例的运算放大器的操作。时序控制器将第一极性信号和第二极性信号作为上述极性信号交替地提供给开关部件SW1和SW2，以用于每一扫描行或者用于每一帧。

首先，开关部件SW1和SW2响应于第一极性信号连接输入差分级1的第一输出和仅正输出级2的输入。这时，响应于第一极性信号仅负输出级3的输出被设置为高阻抗状态(稍后加以描述)。因此，由输入差分级1和仅正输出级2构造根据本发明的第一实施例的运算放大器。

接下来，开关部件SW1和SW2响应于第二极性信号连接输入差分级1的第二输出和仅正输出级3的输入。这时，响应于第二极性信号仅正输出级2的输出被设置为高阻抗状态(稍后加以描述)。因此，由输入差分级1和仅负输出级3构造根据本发明的第一实施例的运算放大器。

因此，由于仅正输出级2和仅负输出级3的输出经由输出节点Vout被连接至输入差分级1以建立电压跟随器连接，所以，被提供给输入节点Vin的输入电压和被提供给输出节点Vout的电压彼此相等，并且当通过Vin和Vout来表示各个电压时，获得下述等式：

Vout＝Vin

在根据本发明的第一实施例的运算放大器中，用于极性反转的开关没有被设置在输出级的输出侧上，但是上述开关部件SW1和SW2被设置在输入差分级1的两个输出和两个输出级(仅正输出级2和仅负输出级3)的输入之间。通过开关部件SW1和SW2交替地执行输入差分级1的第一输出与仅正输出级2的输入之间的连接以及输入差分级1的第二输出与仅负输出级3的输入之间的连接。因此，在没有增加开关尺寸的情况下能够使功率消耗量大约减半。

输入差分级1以低电压侧电源电压VSS(GND)和高电压侧电源电压VDD之间的电压进行操作。因此，不管选择了仅正输出级2和仅负输出级3，输入差分级1在整个输入电压范围(VSS(GND)至VDD)内正常地操作。在这里，输入差分级1的电流值通常小，并且即使被提供给输入差分级1的电源电压高，与在输出级中消耗的相比较，通过输入差分级1消耗的功率是可忽略的水平。因此，对功率消耗量的影响的程度整体上低。

依照根据本发明的第一实施例的运算放大器，由于两个输出级的电源电压被限制，所以它们在输出电压范围方面被限制，但是在整个输出电压范围(VSS(GND)至VDD)内，根据输出电压范围在仅正输出级2和仅负输出级3之间的切换导致正常的操作。在这里，流过输出级的电流是流过输入差分级的电流的数倍的无效电流和流过输出负载的电流的总和，通常占整个电流消耗量的大约80％或者更多。因此，仅使输出级以正常电源电压的一半电压(VDD/2)进行操作是充分有效的。

[第一实施例中的示例1]

图6示出根据本发明的第一实施例的运算放大器的示例1。输入差分级1被设置有第一至第三、第五和第六N沟道金属氧化物半导体(MOS)晶体管MN1、MN2、MN3、MN5、以及MN6(在下文中，被称为晶体管MN1、MN2、MN3、MN5、以及MN6)、第一至第三恒流源I1、I2、I3(在下文中，被称为恒流源I1、I2、以及I3)、第一至第三、第五和第六P沟道MOS晶体管MP1、MP2、MP3、MP5、以及MP6(在下文中，被称为晶体管MP1、MP2、MP3、MP5、以及MP6)、以及第一和第二电容器C1和C2(在下文中，被称为电容器C1和C2)。开关部件SW1被设置有第三和第四开关S3和S4(在下文中，被称为开关S3和S4)，并且开关部件SW2被设置有第五和第六开关S5和S6(在下文中，被称为开关S5和S6)。

晶体管MN1和MN2构造N沟道差分对，并且它们的源极相互被连接在一起。恒流源I1被设置在晶体管MN1和MN2的源极与低电压侧电源电压VSS之间。晶体管MP1和MP2构成P沟道差分对。晶体管MP1和MP2的栅极被连接至晶体管MN1和MN2的栅极，并且其源极相互被连接在一起。恒流源I2被设置在晶体管MP1和MP2的源极与高电压侧电源电压VDD之间。

晶体管MP5和MP6是折叠共源共栅型并且用作N沟道差分对的有源负载。晶体管MP5和MP6的源极被连接至高电压侧电源VDD，并且其栅极相互被连接在一起。晶体管MP5和MP6的漏极分别被连接至晶体管MN1和MN2的漏极。晶体管MN5和MN6是折叠共源共栅型并且用作P沟道差分对的有源负载。晶体管MN5和MN6的源极被连接至低电压侧电源VSS，并且其栅极相互被连接在一起。晶体管MN5和MN6的漏极分别被连接至晶体管MP1和MP2的漏极。

晶体管MP3构造折叠共源共栅。晶体管MP3的源极被连接至晶体管MP5的漏极，并且其栅极被连接至提供第一偏置电压BP2(在下文中，被称为偏置电压BP2)的第一恒压源，并且其漏极被连接至晶体管MP5和MP6的栅极。晶体管MN3构造折叠共源共栅。晶体管MN3的源极被连接至晶体管MN5的漏极，其栅极被连接至提供第二偏置电压BN2(在下文中，被称为偏置电压BN2)的第二恒压源，并且其漏极被连接至晶体管MN5和MN6的栅极。

恒流源I3被设置在晶体管MP3的漏极和晶体管MN3的漏极之间。电容器C1被连接在晶体管MP6的漏极和输出节点Vout之间。电容器C2被连接在晶体管MN6的漏极和输出节点Vout之间。

开关S4的一端被连接至晶体管MP6的漏极，并且另一端被连接至仅正输出级2的输入。开关S3的一端被连接至晶体管MP6的漏极，并且另一端被连接至仅负输出级3的输入。开关S5的一端被连接至晶体管MN6的漏极，并另一端被连接至仅正输出级2的输入。开关S6的一端被连接至晶体管MN6的漏极，并且另一端被连接至仅负输出级3的输入。

晶体管MN2的栅极和晶体管MP2的栅极被用作输入差分级1的第一输入节点In+，并且输入电压被提供给第一输入节点In+。晶体管MN1的栅极和晶体管MP1的栅极被用作输入差分级1的第二输入节点In-，并且第二输入节点In-被连接至输出节点Vout以用于电压跟随器连接。

仅正输出级2被设置有第四、第七以及第八P沟道MOS晶体管MP4、MP7、MP8(在下文中，被称为晶体管MP4、MP7、MP8)；第四、第七以及第八N沟道MOS晶体管MN4、MN7、以及MN8(在下文中，被称为晶体管MN4、MN7、以及MN8)；以及第七至第十开关S7、S8、S9、以及S 10(在下文中，被称为开关S7、S8、S9、以及S10)。

晶体管MP4的源极被连接至开关S4的另一端，并且其栅极被连接至恒压BP2。晶体管MN4的源极被连接至开关S5的另一端，并且其栅极被连接至恒压BN2。晶体管MP7的源极被连接至晶体管MP4的漏极，其漏极被连接至晶体管MN4的漏极，并且其栅极被连接至第三恒压BP1+(在下文中，被称为恒压BP1+)。晶体管MN7的源极被连接至晶体管MN4的漏极，其漏极被连接至晶体管MP4的漏极，并且其栅极被连接至第四恒压BN1+(在下文中，被称为恒压BN1+)。

开关S7的一端被连接至晶体管MP4的漏极。开关S8的一端被连接至开关S7的另一端，并且其另一端被连接至高电压侧电源电压VDD。开关S9的一端被连接至晶体管MN4的漏极。开关S10的一端被连接至开关S9的另一端，并且其另一端被连接至低电压侧电源电压VSS。晶体管MP8的栅极被连接至开关S7的另一端和开关S8的一端，并且其源极被连接至高电压侧电源电压VDD，并且其漏极被连接至输出节点Vout。晶体管MN8的栅极被连接至开关S9的另一端和开关S10的所述一端，其源极被连接至第一电源电压VDD/2，并且其漏极被连接至输出节点Vout。

仅负输出级3被设置有第九、第十以及第十一P沟道MOS晶体管MP9、MP10、MP11(在下文中，被称为晶体管MP9、MP10、MP11)；第九、第十以及第十一N沟道MOS晶体管MN9、MN10、以及MN11(在下文中，被称为晶体管MN9、MN10、以及MN11)；以及第十一至第十四开关S11、S12、S13、以及S14(在下文中，被称为开关S11、S12、S13、以及S14)。

晶体管MP9的源极被连接至开关S3的另一端，并且其栅极被连接至恒压BP2。晶体管MN9的源极被连接至开关S6的另一端，并且其栅极被连接至恒压BN2。晶体管MP10的源极被连接至晶体管MP9的漏极，其漏极被连接至晶体管MN9的漏极，并且其栅极被连接至第五恒压BP1-(在下文中，被称为恒压BP1-)。晶体管MN10的源极被连接至晶体管MN9的漏极，其漏极被连接至晶体管MP9的漏极，并且其栅极被连接至第六恒压BN1-(在下文中，被称为恒压BN1-)。

开关S11的一端被连接至晶体管MP9的漏极。开关S12的一端被连接至开关S11的另一端，并且其另一端被连接至高电压侧电源电压VDD。开关S13的一端被连接至晶体管MN9的漏极。开关S14的一端被连接至开关S13的另一端，并且其另一端被连接至低电压侧电源电压VSS。晶体管MP11的栅极被连接至开关S11的另一端和开关S12的一端，并且其源极被连接至第二电源电压VDD/2，并且其漏极被连接至输出节点Vout。晶体管MN11的栅极被连接至开关S13的另一端和开关S14的一端，其源极被连接至低电压侧电源电压VSS，并且其漏极被连接至输出节点Vout。

图8示出根据本发明的第一实施例的运算放大器的示例1的操作中的时序图。

首先，将会描述被提供给开关S3、S4、以及S5至S14的信号。时序控制器将第一极性信号和第二极性信号作为极性信号POL交替地提供给开关部件SW1(开关S3和S4)、开关部件SW2(开关S5和S6)、仅正输出级2(开关S7至S10)、以及仅负输出级3(开关S11至S14)以用于每一扫描行或者用于每一帧。在这里，由于第一极性信号是当极性信号POL处于高电平时的信号，所以第一极性信号被称为第一极性信号POL“高”。由于第二极性信号是当极性信号POL处于低电平时的信号，所以第二极性信号被称为第二极性信号POL“低”。

另外，时序控制器在切换第一极性信号POL“高”和第二极性信号POL“低”的时序生成单触发脉冲信号STB。在这里，由于单触发脉冲信号STB是当单触发脉冲信号STB处于高电平时的信号，所以单触发脉冲信号STB被称为单触发脉冲信号STB“高”。对于单触发脉冲信号STB“高”被提供的时段被称为预定时段STB“高”。

时序控制器进一步将第三极性信号POL-STB1提供给仅正输出级2(开关S7至S10)。在这里，在除了预定时段STB“高”之外的处于高电平的第一极性信号POL“高”的时段第三极性信号POL-STB1处于高电平并且在剩下的时段是处于低电平。因此，第三极性信号POL-STB1被称为第三极性信号POL-STB1“高”。

时序控制器进一步将第四极性信号POL-STB2提供给仅负输出级3(开关S11至S14)。在这里，在除了预定时段STB“高”之外的处于低电平的第二极性信号POL“低”的时段第四极性信号POL-STB2处于低电平并且在剩下的时段是处于高电平。因此，第四极性信号POL-STB2被称为第四极性信号POL-STB2“低”。

接下来，将会描述开关S3至S14的操作。

首先，时序控制器对于特定扫描行或者帧输出第一极性信号POL“高”，并且同时输出单触发脉冲信号STB“高”，第三极性信号POL-STB1“高”的反转信号，以及第四极性信号POL-STB2“低”的反转信号。在这样的情况下，响应于第一极性信号POL“高”接通开关S4和S5，并且响应于第一极性信号POL“高”断开开关S3和S6。响应于第三极性信号POL-STB1“高”的反转信号断开开关S7和S9，并且响应于第三极性信号POL-STB1“高”的反转信号接通开关S8和S10。响应于第四极性信号POL-STB2“低”的反转信号接通开关S12和S14，并且响应于第四极性信号POL-STB2“低”的反转信号断开开关S11和S13。这时，由于开关S11和S13被断开，所以仅负输出级3的输出是高阻抗。

接下来，时序控制器反转单触发脉冲信号STB“高”的极性以输出第三极性信号POL-STB1“高”同时输出第一极性信号POL“高”和第四极性信号POL-STB2“低”。响应于第三极性信号POL-STB1“高”接通开关S7和S9，并且响应于第三极性信号POL-STB1“高”断开开关S8和S10。

时序控制器对于下一个扫描行或者帧输出第二极性信号POL“低”，以同时输出单触发脉冲信号STB“高”，和第三极性信号POL-STB1“高”的反转信号，同时输出第四极性信号POL-STB2“低”的反转信号。在这样的情况下，响应于第二极性信号POL“低”断开开关S4和S5，并且响应于第二极性信号POL“低”接通开关S3和S6。响应于第三极性信号POL-STB1“高”的反转信号断开开关S7和S9，并且响应于第三极性信号POL-STB1“高”的反转信号接通开关S8和S10。这时，由于开关S7和S9被断开，所以仅正输出级2的输出是高阻抗。

接下来，时序控制器反转单触发脉冲信号STB“高”的极性并且输出第四极性信号POL-STB2“低”同时输出第二极性信号POL“低”和第三极性信号POL-STB1“高”的反转信号。响应于第四极性信号POL-STB2“低”断开开关S12和S14，并且响应于第四极性信号POL-STB2“低”接通开关S11和S13。

在这里，如图6中所示，输入差分级1可以进一步被设置有第一开关S1(在下文中，被称为开关S1)和第二开关S2(在下文中，被称为开关S4)。开关S1被设置在晶体管MP5的漏极和晶体管MP3的源极之间。开关S2被设置在晶体管MN5的漏极和晶体管MN3的源极之间。在这样的情况下，如图9中所示，开关S1和S4始终处于接通状态。

在这里，将会描述根据本发明的第一实施例的运算放大器的示例1。

首先，输入差分级1通过其中N沟道差分对和P沟道差分对被组合的构造的采用来实现输入轨对轨特性(其中输入电压能够在从低电压侧电源电压VSS(GND)到高电压侧电源电压VDD的范围内变化)。通过恒流源I1确定N沟道差分对的偏置电流，并且通过恒流源I2确定P沟道差分对的偏置电流。基于恒流源的这些值来确定压摆率(SR)特性。然而，SR特性涉及相位补偿电容C1/C2的值，获得下述等式：

SR＝I1/CI＝I2/C2

这时，恒流源I3(浮动恒流源I3)的值确定折叠差分无效电流并且通常设置电流的值使得满足I3＞I1和I3＞I2。此外，通过诸如晶体管MP7和MN7或者晶体管MP10和MN10的电路构造能够实现浮动恒流源I3作为稍后描述的浮动恒流源(参考图21)。在被转换的并且被输出到输入差分级1的单端的信号中，P沟道侧上的信号被输出到开关S3和S4，并且N沟道侧上的信号被输出到开关S5和S6的一端。

在仅正输出级2中，采用一部分折叠共源共栅晶体管(即，晶体管MP4和MN4)以经由开关S4和S5接收输入差分级1的输出，并且输出到通过晶体管MP7和MN7构造的浮动电流源。仅正输出级2的一个特性在于，除了开关之外的部件以作为正电源电压的高电压侧电源电压VDD和作为负电源电压的中间电压VDD/2进行操作。因此，在输出级中消耗的功率量大约被减少到一半。

在这里，将会描述浮动电流源的操作。晶体管MN7和MP7构造所谓的“浮动电流源”。通过普通晶体管构造的电流源在其一端被连接至电源端子或者GND端子，但是“浮动电流源”的两端处于浮动状态，使得它们能够被自由地连接到任何地方。“1”的电流反馈被局部地应用在晶体管MN7和晶体管MP7之间的连接，并且由于反馈的效果，晶体管MN7的源极和晶体管MP7的漏极之间的连接点以及晶体管MP7和晶体管MN7的漏极之间的连接点具有高阻抗。为此，能够理解构造浮动电流源的事实。

将会描述浮动电流源的偏置设计。首先，通过V(BN1+)表示第一电压VDD/2和恒压BN1+之间的电压(偏置电压BN1+)，电压V(BN1+)等于晶体管MN8的栅极和源极之间的电压和晶体管MN7的栅极和源极之间的电压的总和，并且因此获得下面的等式：

V(BN1+)＝VGS(MN7)+VGS(MN8)

在这里，VGS(MN7)表示晶体管MN7的栅极和源极之间的电压，并且VGS(MN8)表示晶体管MN8的栅极和源极之间的电压。

通过等式1来表达MOS晶体管的栅极和源极之间的电压VGS。在等式1中，分别通过等式2、3、以及4来表达β、γ以及C0。

$\mathrm{VGS}=\sqrt{\frac{2\×\mathrm{ID}}{\mathrm{\β}}}+\mathrm{VT}0+\mathrm{\γ}\×\sqrt{\mathrm{VB}}---\left(1\right)$

$\mathrm{\β}=\frac{W}{L}\×\mathrm{\μ}\×C0---\left(2\right)$

$\mathrm{\γ}=\frac{\sqrt{2\×\mathrm{\ϵ}0\×\mathrm{\ϵs}\×q\×\mathrm{NA}}}{C0}---\left(3\right)$

$C0=\frac{\mathrm{\ϵ}0\×\mathrm{\ϵs}}{i0}---\left(4\right)$

在这里，W表示栅极宽度，L表示栅极长度，μ表示迁移率，C0表示每单位面积的栅氧化膜电容，VT0表示在VB＝0V时的阈值，VB表示背栅电压，ε0表示自由空间的介电常数(8.86×10^-14F/cm)，εs表示半导体的相对介电常数(3.9)，q表示电荷量(1.6×10^-12库仑)，t0表示栅极氧化膜厚度，NA表示受主密度，γ是根据工艺而变化的值，并且其平均值大约是0.5。

根据上面的V(BN1+)的等式和等式2，确定电压V(BN1+)(即，偏置电压BN1+)使得获得所想要的漏极电流(ID)。这时，为了抑制由于晶体管(未示出)的阈值VT中的波动引起的偏置电流中的波动，通常地从晶体管构造用于生成偏置电压BN1+的电路。

然后，晶体管MP4的漏极和晶体管MN4的漏极形成合成输出，并且该输出经由开关S7和S9分别被提供给晶体管MP8和MN8的栅极。输出晶体管MP8和MN8的漏极对应于最终输出。在这里，为了将仅正输出级2的输出设置为高阻抗状态，仅需要闭合开关S8和S10并且打开开关S7和S9。

仅负输出级3具有与仅正输出级2相同的电路构造。它们之间的区别在于输出晶体管的源极电压。即，晶体管MP11与仅正输出级2的晶体管MP8的不同之处在于，其源极被连接至第二电源电压VDD/2。类似地，晶体管MN11与仅正输出级2的晶体管MN8的不同之处在于，其源极被连接至低电压侧电源电压VSS。仅负输出级3构造的剩余部分与仅正输出级2的相同。然而，由于需要根据输出晶体管的源极电压更改浮动电流源的偏置电压BP1/BN1，所以仅正输出级2的恒定偏置电压BP1+和BN1+与仅负输出级3的恒定偏置电压BP1-和BN1-彼此不同。在这里，为了将仅正输出级3的输出设置为高阻抗状态，必须闭合开关S12和S14并且打开开关S11和S13。

仅负输出级3的一个特征在于，除了开关之外的组件以作为正电源电压的中间电压VDD/2并且在作为负电源电压的低电压侧电源电压VSS进行操作。因此，使在输出级消耗的功率量大约减半。

[第一实施例中的示例2]

图7示出根据本发明的第一实施例的运算放大器的示例2。在第一实施例的示例2中，将会仅描述第一实施例的示例1的更改并且将会省略重复的解释。

在输入差分级1中，开关S1和S2被移除，并且晶体管MP5的漏极和晶体管MP3的源极被相互连接在一起，并且晶体管MN5的漏极和晶体管MN3的源极被相互连接在一起。在仅正输出级2中，晶体管MP4和晶体管MN4被移除，并且开关S4的另一端和晶体管MP7的源极被相互连接在一起，并且开关S5的另一端和晶体管MN7的源极被相互连接在一起。在仅负输出级3中，晶体管MP9和晶体管MN9被移除，开关S3的另一端和晶体管MP10的源极被相互连接在一起，并且开关S6的另一端和晶体管MN10的源极被相互连接在一起。

输入差分级1进一步被设置有第十二P沟道MOS晶体管MP12(在下文中，被称为晶体管MP12)和第十二N沟道MOS晶体管MN12(在下文中，被称为晶体管MN12)。晶体管MP12的源极被连接至晶体管MP6的漏极，并且其栅极被连接至恒压BP2，并且其漏极被连接至开关S3和S4的所述一端。晶体管MN12的源极被连接至于晶体管MN6的漏极，并且其栅极被连接至恒压BN2，并且其漏极被连接至开关S5和S6的所述一端。

第一实施例的示例2的操作与第一实施例的示例1的操作相同。

[第二实施例]

图10示出根据本发明的第二实施例的运算放大器的构造。图11示出根据本发明的第二实施例的运算放大器的示例1。图12示出根据本发明的第二实施例的运算放大器的示例2。在第二实施例和其示例1和2中，将会仅描述对第一实施例和示例1和2的更改，并且将会省略重复的解释。

在第二实施例中，第一电压表示通过从中间电压VDD/2减去晶体管MN8的源极和低电压侧电源电压VSS之间的电压(例如，0.2V)获得的电压VML(VML＝VDD/2-0.2V)。第二电压表示通过将晶体管MP11的源极和第二电源电压VDD/2之间的电压(例如，0.2V)添加到中间电压VDD/2获得的电压VMH(VMH＝VDD/2+0.2V)。在这样的情况下，仅正输出级2的晶体管MN8的源极与作为第一电源电压的电源电压VML相连接。仅负输出级3的晶体管MP11的源极与作为第二电源的电源电压VMH相连接。

根据第二实施例的运算放大器的操作以及其示例1和2与第一实施例以及其示例1和2相同。因此，将会省略参考图8和图9的解释。

在第一实施例中，仅正输出级2的输出电压范围被设置为从中间电压VDD/2到高电压侧电源电压VDD的范围，但是在实际操作中，由于输出晶体管的操作，被限制为从大约VDD/2+0.2V到大约VDD-0.2V的范围。类似地，仅负输出级3的输出电压范围被设置为从低电压侧电源电压VSS(GND)到中间电压VDD/2的范围，但是在实际操作中，由于输出晶体管的操作，被限制为从大约VSS(GND)-0.2V到大约VDD/2-0.2V的范围。因此，运算放大器不能够以接近中间电压的从VDD/2-0.2V到VDD/2+0.2V的范围进行操作。对液晶显示面板来说在特定应用中这不是问题，但是在某些情况下可能要求在该范围中的操作。第二实施例解决此问题。

接下来，下面将会描述仅正输出级2的输出电压范围。在仅正输出级2中，由于晶体管MN8的源极被连接至第一电源电压VDD/2，所以低电压侧上的输出电压范围是VDD/2+0.2V。由于晶体管MP8的源极被连接至高电压侧电源电压VDD，所以高电压侧上的输出电压范围是VDD-0.2V。因此，仅正输出级2的输出电压范围被设置为从VDD/2+0.2V到VDD-0.2V的范围。

接下来，下面将会描述仅负输出级3的输出电压范围。在仅负输出级3中，由于晶体管MN11的源极被连接至低电压侧电源电压VSS，所以低电压侧上的输出电压范围是VSS+0.2V。由于晶体管MP11的源极被连接至第二电源电压VDD/2，所以高电压侧上的输出电压范围是VDD/2-0.2V。因此，仅负输出级3的输出电压范围为从VSS+0.2V到VDD/2-0.2V的范围。

将上述输出电压范围设置给仅正输出级2和仅负输出级3导致轨对轨输出。即，通过设置VML＝VDD/2-0.2V，仅正输出级2的输出电压范围变成从VDD/2至VDD-0.2V的范围。另一方面，通过设置VMH＝VDD/2+0.2V，仅负输出级3的输出电压范围变成从VSS+0.2V至VDD/2的范围。

由于设置VML＝VDD/2-0.2V和VMH＝VDD/2+0.2V，根据本发明的第二实施例的运算放大器在中间电压的周围变得不可操作。这样，使仅正输出级2的负电源电压和仅负输出级3的正电源电压相互独立提供了除了第一实施例的效果之外的在设计中增加自由度的优点。

[第三实施例]

图13示出根据本发明的第三实施例的运算放大器的构造。在第三实施例中，将会仅描述对第一实施例以及其示例1和2的更改，并且将会省略重复的解释。

根据本发明的第三实施例的运算放大器被进一步设置有开关部件SW3和SW4，以及选择控制部件(未示出)。开关部件SW3被设置在输入差分级1的正电源电压的一侧以选择中间电压VDD/2或者高电压侧电源电压VDD。开关部件SW4被设置在输入差分级1的负电源电压的一侧以选择中间电压VDD/2或者低电压侧电源电压VSS。选择控制部件(未示出)没有必要被设置在运算放大器内，并且它可以被设置在源极驱动器30内。

可能需要输入差分级1以像输出级一样以中间电压VDD/2进行操作。作为用于此情况的措施，当输入电压是处于中间电压VDD/2和高电压侧电源电压VDD之间的范围内时，选择控制部件(未示出)控制开关部件SW3使得输入差分级1的正电源电压是高电压侧电源电压VDD，并且控制开关部件SW4使得输入差分级1的负电源电压是中间电压VDD/2。类似地，当输入电压是处于低电压侧电源电压VSS(GND0和中间电压VDD/2之间的范围内时，选择控制部件(未示出)控制开关部件SW3使得正电源电压是中间电压VDD/2，并且控制开关部件SW4使得负电源电压是低电压侧电源电压VSS(GND)。

这样，在根据本发明的第三实施例的运算放大器中，被施加给输入差分级的电压被设置为一半。即，存在下述优点，不仅在输入差分级1中消耗的功率量变成一半，而且还能够减半使用的晶体管的击穿电压。

[第三实施例中的示例1]

图14示出根据本发明的第三实施例的运算放大器的示例1。在第三实施例的示例1中，将会仅描述对第一实施例以及其示例1和2的更改，并且将会省略重复的描述。

在输入差分级1中，晶体管MP3和MP12、晶体管MN3和MN12、以及恒流源I3被移除，并且晶体管MP5和MP6的栅极被连接至晶体管MP5的漏极，并且晶体管MP5和MN6的栅极被连接至晶体管MN5的漏极。仅正输出级2被进一步设置有第四和第五恒流源I4和I5(在下文中，被称为恒流源I4和I5)。恒流源I4被设置在开关S8的另一端和开关S7的一端之间。恒流源I5被连接在开关S9的一端和晶体管MN8的源极之间。仅负输出级3进一步被设置有第六和第七恒流源I6和I7(在下文中，被称为恒流源I6和I7)。恒流源I6被设置在开关S12的另一端和开关S11的一端之间。恒流源I7被连接在开关S13的一端和开关S14的另一端之间。

开关部件SW3被设置有第十五和第十六开关S15和S16(在下文中，被称为开关S15和S16)。开关部件SW4被设置有第十七和第十八开关S17和S18(在下文中，被称为开关S17和S18)。开关S15的一端被连接至晶体管MP5和MP6的源极，并且其另一端被连接至高电压侧电源电压VDD。开关S16的一端被连接至开关S15的一端，并且其另一端被连接至第二电源电压VDD/2。开关S17的一端被连接至晶体管MN5和MN6的源极，并且其另一端被连接至第一电源电压VDD/2。开关S18的一端被连接至开关S17的一端，并且其另一端被连接至低电压侧电源电压VSS。

图16示出根据本发明的第三实施例的运算放大器的示例1的操作中的时序图。在第三实施例的示例1中，将会仅描述对第一实施例以及其示例1和2的更改，并且将会省略重复的解释。因此，将会省略参考图8的解释。

首先，将会描述从选择控制部件(未示出)提供给开关S15至S18的信号。

选择控制部件(未示出)响应于输入电压将选择信号SEL提供给开关S15至S18。当输入电压是处于中间电压VDD/2和高电压侧电源电压VDD之间的范围内时选择控制部件(未示出)输出第一选择信号作为选择信号SEL，并且当输入电压处于低电压侧电源电压VSS(GND)和中间电压VDD/2之间的范围内时输出第二选择信号作为选择信号SEL。在这里，由于第一选择信号是当选择信号SEL是处于高电平时的信号，第一选择信号被称为第一选择信号SEL“高”。由于第二选择信号是当选择信号SEL处于低电平时的信号，第二选择信号被称为第二选择信号SEL“低”。

接下来，将会描述开关S15至S18的操作。

当输入电压是处于中间电压VDD/2和高电压侧电源电压VDD之间的范围内时选择控制部件(未示出)输出第一选择信号SEL“高”。响应于第一选择信号SEL“高”接通开关S15和S17，并且响应于第一选择信号SEL“高”断开开关S16和S18。在这样的情况下，输入差分级1的正电源电压被提供高电压侧电源电压VDD，并且输入差分级1的负电源电压被提供中间电压VDD/2。

当输入电压是处于低电压侧电源电压VSS(GND)和中间电压VDD/2之间的范围内时选择控制部件(未示出)输出第二选择信号SEL“低”。响应于第二选择信号SEL“低”断开开关S15和S17，并且响应于第二选择信号SEL“低”接通开关S16和S18。在这样的情况下，输入差分级1的正电源电压被提供中间电压VDD/2，并且输入差分级1的负电源电压被提供低电压侧电源电压VSS(GND)。这样，基于输入电压确定是否输出第一选择信号SEL“高”或者第二选择信号SEL“低”。

[第三实施例中的示例2]

图15示出根据本发明的第三实施例的运算放大器的示例2。在第三实施例的示例2中，将会仅描述对第三实施例的示例1的更改，并且将会省略重复的解释。

输入差分级1被进一步设置有第十九至第二十二开关S19、S20、S21、以及S22(在下文中，被称为开关S19、S20、S21、以及S22)。开关S19的一端被连接至恒流源I1，并且其另一端被第一电源电压VDD/2。开关S20的一端被连接至开关S19的一端，并且其另一端被连接至低电压侧电源电压VSS。开关S21的一端被连接至恒流源I2，并且其另一端被连接至高电压侧电源电压VDD。开关S22的一端被连接至开关S21的一端，并且其另一端被连接至第二电源电压VDD/2。

图17是示出根据本发明的第三实施例的运算放大器的示例2的操作的时序图。在第三实施例的示例2中，将会仅描述对第三实施例的示例1的更改，并且将会省略重复的解释。因此，将会省略参考图8和图16的解释。

将会描述开关S19至S22的操作。当输入电压是处于中间电压VDD/2和高电压侧电源电压VDD之间的范围内时选择控制部件(未示出)输出第一选择信号SEL“高”。响应于第一选择信号SEL“高”接通开关S19和S21，并且响应于第一选择信号SEL“高”断开开关S20和S22。当输入电压是处于低电压侧电源电压VSS(GND)和中间电压VDD/2之间的范围内时选择控制部件(未示出)输出第二选择信号SEL“低”。响应于第二选择信号SEL“低”断开开关S19和S21，并且响应于第二选择信号SEL“低”接通开关S20和S22。

这具有使被施加给输入差分级1的电压恒定的效果，并且因此使切换前后的补偿电压恒定。另外，能够减半被施加给晶体管的电压，使得能够使用具有较低的击穿电压的晶体管。

[第四实施例]

图18示出根据本发明的第四实施例的运算放大器的构造。图19示出根据本发明的第四实施例的运算放大器的示例1。图20示出根据本发明的第四实施例的运算放大器的示例2。在第四实施例和其示例1和2中，将会仅描述对第三实施例和示例1和2的更改，并且将会省略重复的解释。

在第四实施例中，第一电压表示通过从中间电压VDD/2减去晶体管MN8的源极和低电压侧电源电压VSS之间的电压(例如，0.2V)获得的电压VML(VML＝VDD/2-0.2V)。第二电压表示通过将晶体管MP11的源极和第二电源电压VDD/2之间的电压(例如，0.2V)添加到中间电压VDD/2获得的电压VMH(VMH＝VDD/2+0.2V)。在这样的情况下，仅正输出级2的晶体管MN8的源极与作为第一电源电压的电源电压VML相连接。仅负输出级3的晶体管MP11的源极与作为第二电源的电源电压VMH相连接。

根据本发明的第四实施例的运算放大器的操作以及其示例1和2与第三实施例以及其示例1和2相同。因此，将会省略参考图8、图16以及图17的解释。

根据本发明的第四实施例的运算放大器的效果与第二实施例的相同。即，通过设置VML＝VDD/2-0.2V和VMH＝VDD/2+0.2V，在中间电压的周围根据本发明的第四实施例的运算放大器没有变得不可操作。这样，使仅正输出级2的负电源电压和仅负输出级3的正电源电压相互独立，导致除了第一和第三实施例的效果之外的在设计上增加自由度的优点。

应注意的是，开关S1至S22被提供有上述信号。具体地，开关S1至S18被提供有上述极性信号，并且开关S19至S22被提供有上述选择信号。例如，通过第一、第二或者第三构造能够实现开关S1至S22。作为第一构造，上述开关S1至S22可以是N沟道MOS晶体管，其栅极被提供有上述信号。作为第二构造，当上述信号的信号电平被反转时，上述开关S1至S22可以是P沟道MOS晶体管，其栅极被提供有上述信号。作为第三构造，可以采用此种电路使得上述开关S1至S22可以是N沟道MOS晶体管的源极和漏极与P沟道MOS晶体管的源极和漏极被相互连接在一起的电路，逆变器可以被设置在N沟道MOS晶体管的栅极和P沟道MOS晶体管的栅极之间，并且N沟道MOS晶体管的栅极和P沟道MOS晶体管的栅极的之一被提供有上述信号。尽管已知第一至第三构造，但是通过其它的已知构造能够实现开关S1至S22。

通过如图21中所示的偏置电路来实现恒定偏置电压BP2、BN2、BP1+、BN1+、BP1-以及BN1-。在这里，偏置电路的一个特征在于，从第二电压VHM生成恒定偏置电压BP1-，并且从第一电压VML生成恒定偏置电压BN1+。将会具体地加以描述。

偏置电路被设置有上述第一至第六恒压源[BP2]、[BN2]、[BP1+]、[BN1+]、[BP1-]以及[BN1-]。恒压源BP2被设置有第十三P沟道MOS晶体管MP13(在下文中，被称为晶体管MP13)和第八恒流源I8(在下文中，被称为恒流源I8)。恒流源I8被设置在晶体管MP13的漏极和低电压侧电源电压VSS之间。晶体管MP13的源极被连接至高电压侧电源电压VDD，并且其栅极和漏极被相互连接在一起，并且栅极提供是上述第一偏置电压的恒定偏置电压BP2。当恒定偏置电压BP2被表示为“V(BP2)”时，电压V(BP2)被表达为通过从高电压侧电源电压VDD减去晶体管MP13的栅极和源极之间的电压VGS(MP13)获得的电压(V(BP2)＝VDD-VGS(MP13))。通过上述等式1来表达MOS晶体管的源极和栅极之间的电压VGS。

恒压源[BP1+]被设置有第十四和第十五P沟道MOS晶体管MP14和MP15(在下文中，被称为晶体管MP14和MP15)和第九恒流源I9(在下文中，被称为恒流源I9)。恒流源I9被设置在晶体管MP15的漏极和低电压侧电源电压VSS之间。晶体管MP14的源极被连接至高电压侧电源电压VDD，并且其栅极和漏极被相互连接在一起。晶体管MP15的源极被连接至晶体管MP14的漏极，其栅极和漏极被相互连接在一起，并且栅极提供是上述第三偏置电压的恒定偏置电压BP1+。当恒定偏置电压BP1+被表示为“V(BP1+)”时，电压V(BP1+)被表达为通过从高电压侧电源电压VDD减去晶体管MP14的栅极和源极之间的电压VGS(MP14)和电压VGS(MP15)获得的电压(V(BP1+)＝VDD-VGS(MP14)-VGS(MP15))。通过上述等式1来表达MOS晶体管的源极和栅极之间的电压VGS。

恒压源[BP1-]被设置有第十六和第十七P沟道MOS晶体管MP16和MP17(在下文中，被称为晶体管MP16和MP17)和第十恒流源I10(在下文中，被称为恒流源I10)。恒流源I10被设置在晶体管MP17的漏极和低电压侧电源电压VSS之间。晶体管MP16的源极被连接至作为第二电压的第二电源电压VMH，并且其栅极和漏极被相互连接在一起。晶体管MP17的源极被连接至晶体管MP16的漏极，其栅极和漏极被相互连接在一起，并且栅极提供是上述第五偏置电压的恒定偏置电压BP1-。当恒定偏置电压BP1-被表示为“V(BP1-)”时，电压V(BP1-)被表达为通过从第二电压VMH减去晶体管MP16的栅极和源极之间的电压VGS(MP16)以及晶体管MP17的栅极和源极之间的电压VGS(MP17)获得的电压(V(BP1-)＝VMH-VGS(MP16)-VGS(MP17))。通过上述等式1来表达MOS晶体管的源极和栅极之间的电压VGS。

恒压源[BN2]被设置有第十三N沟道MOS晶体管MN13(在下文中，被称为晶体管MN13)和第十一恒流源I 11(在下文中，被称为恒流源I11)。恒流源I11被设置在高电压侧电源电压VDD和晶体管MN13的漏极之间。晶体管MN13的源极被连接至低电压侧电源电压VSS，并且其栅极和漏极被相互连接在一起，并且栅极提供是上述第二偏置电压的恒定偏置电压BN2。当恒定偏置电压BN2被表示为“V(BN2)”时，电压V(BN2)被表达为表达低电压侧电源电压VSS与晶体管MN13的栅极和源极之间的电压VGS(MN13)的总和的电压(V(BN2)＝VSS+VGS(MN13))。通过上述等式1来表达MOS晶体管的栅极和源极之间的电压VGS。

恒压源[BN1-]被设置有第十四和第十五N沟道MOS晶体管MN14和MN15(在下文中，被称为晶体管MN14和MN15)和第十二恒流源I12(在下文中，被称为恒流源I12)。恒流源I12被设置在高电压侧电源电压VDD和晶体管MN15的漏极之间。晶体管MN14的源极被连接至低电压侧电源电压VSS，并且其栅极和漏极被相互连接在一起。晶体管MN15的源极被连接至晶体管MN14的漏极，其栅极和漏极被相互连接在一起，并且栅极提供是上述第六偏置电压的恒定偏置电压BN1-。当恒定偏置电压BN1-被表示为“V(BN1-)”时，电压V(BN1-)被表达为表达低电压侧电源电压VSS、晶体管MN14的栅极和源极之间的电压VGS(MN14)以及晶体管MN15的栅极和源极之间的电压VGS(MN15)的总和的电压(V(BN1-)＝VSS+VGS(MN14)+VGS(MN15))。通过上述等式1来表达MOS晶体管的栅极和源极之间的电压VGS。

恒压源[BN1+]被设置有第十六和第十七N沟道MOS晶体管MN16和MN17(在下文中，被称为晶体管MN16和MN17)和第十三恒流源I13(在下文中，被称为恒流源I13)。恒流源I13被设置在高电压侧电源电压VDD和晶体管MN17的漏极之间。晶体管MN16的源极被连接至作为第一电压VML的第一电源电压VML，并且其栅极和漏极被相互连接在一起。晶体管MN17的源极被连接至晶体管MN16的漏极，其栅极和漏极被相互连接在一起，并且栅极提供是上述第四偏置电压的恒定偏置电压BN1+。当恒定偏置电压BN1+被表示为“V(BN1+)”时，电压V(BN1+)被表达为表达低电压侧电源电压VSS、晶体管MN16的栅极和源极之间的电压VGS(MN16)以及晶体管MN17的栅极和源极之间的电压VGS(MN17)的总和的电压V(BN1+)＝VSS+VGS(MN16)+VGS(MN17))。通过上述等式1来表达MOS晶体管的栅极和源极之间的电压VGS。

尽管在上面已经结合数个实施例描述了本发明，但是对本领域的技术人员来说显然的是，为了提供了这些实施例仅用于示出本发明，并且不应在限制的意义上依赖这些实施例来解释所附的权利要求。

Claims (14)

1.一种运算放大器，包括：

输入差分级，所述输入差分级包括接收外部输入电压的一个外部输入和两个输出；

两个输出级；以及

开关部件，所述开关部件被设置在所述两个输出级的输入和所述输入差分级的两个输出之间，并且被构造为交替地连接所述输入差分级的两个输出和所述两个输出级的仅正输出级的输入；以及所述输入差分级的两个输出和所述两个输出级的仅负输出级的输入，

其中第一极性信号和第二极性信号被交替地提供给所述开关部件，并且

其中，所述开关部件响应于第一极性信号连接所述输入差分级的两个输出和所述仅正输出级的输入，并且响应于第二极性信号连接所述输入差分级的两个输出和所述仅负输出级的输入。

2.根据权利要求1所述的运算放大器，其中所述仅正输出级在高电压侧电源电压与比高电压侧电源电压低的低电压侧电源和第一电源电压中的一个之间进行操作并且放大和向输出节点输出与所述输入差分级的第一输出相对应的电流，其中所述输出节点与所述仅正输出级的输出和所述仅负输出级的输出共同连接，

其中所述仅负输出级具有被共同地连接至所述仅正输出级的输出的输出，在低电压侧电源电压与高电压侧电源电压和第二电源电压中的一个之间进行操作，并且放大和向所述输出节点输出与所述输入差分级的第二输出相对应的电流，

其中所述输出节点上的输出被作为内部输入电压提供给所述输入差分级的内部输入，并且

其中第一和第二电源电压是高电压侧电源电压和低电压侧电源电压之间的中间电压。

3.根据权利要求2所述的运算放大器，其中所述第一极性信号和第二极性信号被交替地提供给所述仅正输出级和所述仅负输出级，

其中，在其中从第一极性信号被提供期间的时段排除在从第二极性信号到第一极性信号的切换时序之后的预定时段的时段期间，第三极性信号被提供给所述仅正输出级，并且

其中，在其中从第二极性信号被提供期间的时段排除在从第一极性信号到第二极性信号的切换时序之后的预定时段的时段期间，第四极性信号被提供给所述仅负输出级。

4.根据权利要求3所述的运算放大器，其中所述仅正输出级包括：

第一P沟道MOS晶体管，所述第一P沟道MOS晶体管具有与所述仅正输出级的输入中的一个相连接的源极、与第一偏置电压相连接的栅极、以及漏极；

第一N沟道MOS晶体管，所述第一N沟道MOS晶体管具有与所述仅正输出级的输入中的另一个相连接的源极、与第二偏置电压相连接的栅极、以及漏极；

第二P沟道MOS晶体管，所述第二P沟道MOS晶体管具有与所述第一P沟道MOS晶体管的漏极相连接的源极、与所述第一N沟道MOS晶体管的漏极相连接的漏极以及被提供有第三偏置电压的栅极；

第二N沟道MOS晶体管，所述第二N沟道MOS晶体管具有与所述第一N沟道MOS晶体管的漏极相连接的源极、与所述第一P沟道MOS晶体管的漏极相连接的漏极以及被提供有第四偏置电压的栅极；

第三P沟道MOS晶体管，所述第三P沟道MOS晶体管具有与高电压侧电源电压相连接的源极、与所述输出节点相连接的漏极以及栅极；

第三N沟道MOS晶体管，所述第三N沟道MOS晶体管具有栅极、与第一电源电压相连接的源极以及与所述输出节点相连接的漏极；

第一开关，所述第一开关被设置在所述第二P沟道MOS晶体管的源极和所述第三P沟道MOS晶体管的栅极之间并且被构造为响应于第三极性信号接通；

第二开关，所述第二开关被设置在高电压侧电源电压和所述第三P沟道MOS晶体管的栅极之间并且被构造为响应于第三极性信号的反转信号接通；

第三开关，所述第三开关被设置在所述第二N沟道MOS晶体管的源极和所述第三N沟道MOS晶体管的栅极之间并且被构造为响应于第三极性信号接通；以及

第四开关，所述第四开关被设置在所述第三N沟道MOS晶体管的栅极与低电压侧电源电压和第一电源电压中的一个之间并且被构造为响应于第三极性信号的反转信号接通，并且

其中所述仅负输出级包括：

第四P沟道MOS晶体管，所述第四P沟道MOS晶体管具有与所述仅负输出级的一个输入相连接的源极、与所述第一偏置电压相连接的栅极、以及漏极；

第四N沟道MOS晶体管，所述第四N沟道MOS晶体管具有与所述仅负输出级的另一个输入相连接的源极、与所述第二偏置电压相连接的栅极以及漏极；

第五P沟道MOS晶体管，所述第五P沟道MOS晶体管具有与所述第四P沟道MOS晶体管的漏极相连接的源极、与所述第四N沟道MOS晶体管的漏极相连接的漏极以及被提供有第五偏置电压的栅极；

第五N沟道MOS晶体管，所述第五N沟道MOS晶体管具有与所述第四N沟道MOS晶体管的漏极相连接的源极、与所述第四P沟道MOS晶体管的漏极相连接的漏极以及被提供有第六偏置电压的栅极；

第六P沟道MOS晶体管，所述第六P沟道MOS晶体管具有栅极、与第二电源电压相连接的源极以及与所述输出节点相连接的漏极；

第六N沟道MOS晶体管，所述第六N沟道MOS晶体管具有栅极、与低电压侧电源电压相连接的源极以及与所述输出节点相连接的漏极；

第五开关，所述第五开关被设置在所述第五P沟道MOS晶体管的源极和所述第六P沟道MOS晶体管的栅极之间并且被构造为响应于第四极性信号接通；

第六开关，所述第六开关被设置在所述第六P沟道MOS晶体管的栅极与高电压侧电源电压和第二电源电压中的一个之间，并且被构造为响应于第四极性信号的反转信号接通；

第七开关，所述第七开关被设置在所述第五N沟道MOS晶体管的源极和所述第六N沟道MOS晶体管的栅极之间并且被构造为响应于第四极性信号接通；以及

第八开关，所述第八开关被设置在低电压侧电源电压和所述第六N沟道MOS晶体管的栅极之间并且被构造为响应于第四极性信号的反转信号接通。

5.根据权利要求3所述的运算放大器，其中所述仅正输出级包括：

第二P沟道MOS晶体管，所述第二P沟道MOS晶体管具有与所述仅正输出级的输入中的一个相连接的源极、与所述仅正输出级的输入中的另一个相连接的漏极、以及被提供有第三偏置电压的栅极；

第二N沟道MOS晶体管，所述第二N沟道MOS晶体管具有与所述仅正输出级的一个输入相连接的源极、与所述仅正输出级的另一个输入相连接的漏极、以及被提供有第四偏置电压的栅极；

第三P沟道MOS晶体管，所述第三P沟道MOS晶体管具有与高电压侧电源电压相连接的源极、与所述输出节点相连接的漏极以及栅极；

第三N沟道MOS晶体管，所述第三N沟道MOS晶体管具有栅极、与第一电源电压相连接的源极以及与所述输出节点相连接的漏极；

第一开关，所述第一开关被设置在所述第二P沟道MOS晶体管的源极和所述第三P沟道MOS晶体管的栅极之间并且被构造为响应于第三极性信号接通；

第二开关，所述第二开关被设置在高电压侧电源电压和所述第三P沟道MOS晶体管的栅极之间并且被构造为响应于第三极性信号的反转信号接通；

第三开关，所述第三开关被设置在所述第二N沟道MOS晶体管的源极和所述第三N沟道MOS晶体管的栅极之间并且被构造为响应于第三极性信号接通；以及

第四开关，所述第四开关被设置在所述第三N沟道MOS晶体管的栅极与低电压侧电源电压和第一电源电压中的一个之间并且被构造为响应于第三极性信号的反转信号接通，并且

其中所述仅负输出级包括：

第五P沟道MOS晶体管，所述第五P沟道MOS晶体管具有与所述仅负输出级的一个输入相连接的源极、与所述仅负输出级的另一输入相连接的漏极、以及被提供有第五偏置电压的栅极；

第五N沟道MOS晶体管，所述第五N沟道MOS晶体管具有与所述仅负输出级的一个输入相连接的漏极、与所述仅负输出级的另一输入相连接的源极、以及被提供有第六偏置电压的栅极；

第六P沟道MOS晶体管，所述第六P沟道MOS晶体管具有栅极、与第二电源电压相连接的源极以及与所述输出节点相连接的漏极；

第六N沟道MOS晶体管，所述第六N沟道MOS晶体管具有栅极、与低电压侧电源电压相连接的源极以及与所述输出节点相连接的漏极；

第五开关，所述第五开关被设置在所述第五P沟道MOS晶体管的源极和所述第六P沟道MOS晶体管的栅极之间并且被构造为响应于第四极性信号接通；

第六开关，所述第六开关被设置在所述第六P沟道MOS晶体管的栅极与高电压侧电源电压和第二电源电压中的一个之间，并且被构造为响应于第四极性信号的反转信号接通；

第七开关，所述第七开关被设置在所述第五N沟道MOS晶体管的源极和所述第六N沟道MOS晶体管的栅极之间并且被构造为响应于第四极性信号接通；以及

第八开关，所述第八开关被设置在低电压侧电源电压和所述第六N沟道MOS晶体管的栅极之间并且被构造为响应于第四极性信号的反转信号接通。

6.根据权利要求5所述的运算放大器，其中所述仅正输出级进一步包括：

第一恒流源，所述第一恒流源被设置为与所述第一开关和所述第二开关的串联连接并联；和

第二恒流源，所述第二恒流源被设置为与所述第三开关和所述第四开关的串联连接并联，并且

其中所述仅负输出级进一步包括：

第三恒流源，所述第三恒流源被设置为与所述第五开关和所述第六开关的串联连接并联；和

第四恒流源，所述第四恒流源被设置为与所述第七开关和所述第八开关的串联连接并联。

7.根据权利要求4所述的运算放大器，其中所述输入差分级包括：

第七和第八N沟道MOS晶体管，所述第七和第八N沟道MOS晶体管具有被共同地连接在一起的源极、栅极以及漏极；

第五恒流源，所述第五恒流源被设置在所述第七和第八N沟道MOS晶体管的源极和低电压侧电源电压之间；

第七和第八P沟道MOS晶体管，所述第七和第八P沟道MOS晶体管具有分别与所述第一和第二N沟道MOS晶体管的栅极相连接的栅极、被公共连接在一起的源极、以及漏极；

第六恒流源，所述第六恒流源被设置在高电压侧电源电压与所述第七和第八P沟道MOS晶体管的源极之间；

第九和第十P沟道MOS晶体管，所述第九和第十P沟道MOS晶体管具有被共同地连接至高电压侧电源电压的源极、被共同地连接在一起的栅极、以及分别与所述第七和第八N沟道MOS晶体管的漏极相连接的漏极，其中所述第十P沟道MOS晶体管的漏极被连接至所述输入差分级的两个输出中的一个；

第九和第十N沟道MOS晶体管，所述第九和第十N沟道MOS晶体管具有被共同地连接至低电压侧电源电压的源极、被相互连接在一起的栅极、以及分别与所述第七和第八P沟道MOS晶体管的漏极相连接的漏极，其中所述第十N沟道MOS晶体管的漏极被连接至所述输入差分级的两个输出中的另一个；

第十一P沟道MOS晶体管，所述第十一P沟道MOS晶体管具有与所述第九P沟道MOS晶体管的漏极相连接的源极、被提供有第一偏置电压的栅极以及与所述第九和第十P沟道MOS晶体管的栅极相连接的漏极；

第十一N沟道MOS晶体管，所述第十一N沟道MOS晶体管具有与所述第九N沟道MOS晶体管的漏极相连接的源极、被提供有第二偏置电压的栅极以及与所述第九和第十N沟道MOS晶体管的栅极相连接的漏极；

第七恒流源，所述第七恒流源被设置在所述第十一P沟道MOS晶体管的漏极和所述第十一N沟道MOS晶体管的漏极之间；

第一电容，所述第一电容被连接在所述第十P沟道MOS晶体管的漏极和所述输出节点之间；以及

第二电容，所述第二电容被连接在所述第十N沟道MOS晶体管的漏极和所述输出节点之间，

其中所述开关部件包括：

第九开关，所述第九开关被设置在所述输入差分级的一个输出和所述仅正输出级的一个输入之间，并且被构造为响应于第一极性信号接通；

第十开关，所述第十开关被设置在所述输入差分级的一个输出和所述仅负输出级的一个输入之间并且被构造为响应于所述第二极性信号接通；

第十一开关，所述第十一开关被设置在所述输入差分级的另一输出和所述仅正输出级的另一输入之间，并且被构造为响应于所述第一极性信号接通；以及

第十二开关，所述第十二开关被设置在所述输入差分级的另一输出和所述仅负输出级的另一输入之间，并且被构造为响应于所述第二极性信号接通，

其中所述外部输入电压被提供给所述第八N沟道MOS晶体管的栅极和所述第八P沟道MOS晶体管的栅极，并且所述第七N沟道MOS晶体管的栅极和所述第七P沟道MOS晶体管的栅极与所述输出节点相连接。

8.根据权利要求7所述的运算放大器，其中所述输入差分级进一步包括：

第五开关，所述第五开关被设置在所述第十P沟道MOS晶体管的漏极和所述第十一P沟道MOS晶体管的源极之间并且始终处于接通状态；和

第六开关，所述第六开关被设置在所述第十N沟道MOS晶体管的漏极和所述第十一N沟道MOS晶体管的源极之间并且始终处于接通状态。

9.根据权利要求5或者6所述的运算放大器，其中所述输入差分级包括：

第七和第八N沟道MOS晶体管，所述第七和第八N沟道MOS晶体管具有被共同地相互连接在一起的源极、栅极以及漏极；

第五恒流源，所述第五恒流源被设置在所述第七和第八N沟道MOS晶体管的源极与低电压侧电源电压之间；

第七和第八P沟道MOS晶体管，所述第七和第八P沟道MOS晶体管具有分别与所述第一和第二N沟道MOS晶体管的栅极相连接的栅极、被共同地相互连接在一起的源极、以及漏极；

第六恒流源，所述第六恒流源被设置在高电压侧电源电压与所述第七和第八P沟道MOS晶体管的源极之间；

第九和第十P沟道MOS晶体管，所述第九和第十P沟道MOS晶体管具有被共同地连接至高电压侧电源电压的源极、被共同地相互连接在一起的栅极、以及分别与所述第七和第八N沟道MOS晶体管的漏极相连接的漏极，其中所述第十P沟道MOS晶体管的漏极被连接至所述输入差分级的两个输出中的一个；

第九和第十N沟道MOS晶体管，所述第九和第十N沟道MOS晶体管具有被共同地连接至低电压侧电源电压的源极、被相互连接在一起的栅极、以及分别与所述第七和第八P沟道MOS晶体管的漏极相连接的漏极；

第十一P沟道MOS晶体管，所述第十一P沟道MOS晶体管具有与所述第九P沟道MOS晶体管的漏极相连接的源极、被提供有第一偏置电压的栅极以及与所述第九和第十P沟道MOS晶体管的栅极相连接的漏极；

第十二P沟道MOS晶体管，所述第十二P沟道MOS晶体管具有与所述第十P沟道MOS晶体管的漏极相连接的源极、与所述第十一P沟道MOS晶体管的栅极相连接的栅极、以及被连接至所述输入差分级的两个输出中的一个输出的漏极；

第十二N沟道MOS晶体管，所述第十二N沟道MOS晶体管具有与所述第十N沟道MOS晶体管的漏极相连接的源极、与所述第十一N沟道MOS晶体管的栅极相连接的栅极、以及被连接至所述输入差分级的两个输出中的另一个输出的漏极；

第十一N沟道MOS晶体管，所述第十一N沟道MOS晶体管具有与所述第九N沟道MOS晶体管的漏极相连接的源极、被提供有第二偏置电压的栅极以及与所述第九和第十N沟道MOS晶体管的栅极相连接的漏极；

第七恒流源，所述第七恒流源被设置在所述第十一P沟道MOS晶体管的漏极和所述第十一N沟道MOS晶体管的漏极之间；

第一电容，所述第一电容被连接在所述第十P沟道MOS晶体管的漏极和所述输出节点之间；以及

第二电容，所述第二电容被连接在所述第十N沟道MOS晶体管的漏极和所述输出节点之间，

其中所述开关部件包括：

第九开关，所述第九开关被设置在所述输入差分级的一个输出和所述仅正输出级的一个输入之间，并且被构造为响应于第一极性信号接通；

第十开关，所述第十开关被设置在所述输入差分级的一个输出和所述仅负输出级的一个输入之间，并且被构造为响应于所述第二极性信号接通；

第十一开关，所述第十一开关被设置在所述输入差分级的另一输出和所述仅正输出级的另一输入之间，并且被构造为响应于所述第一极性信号接通；以及

第十二开关，所述第十二开关被设置在所述输入差分级的另一输出和所述仅负输出级的另一输入之间，并且被构造为响应于所述第二极性信号接通，

其中，所述外部输入电压被提供给所述第八N沟道MOS晶体管的栅极和所述第八P沟道MOS晶体管的栅极，并且所述第七N沟道MOS晶体管的栅极和所述第七P沟道MOS晶体管的栅极与所述输出节点相连接。

10.根据权利要求5或者6所述的运算放大器，其中所述输入差分级包括：

第七和第八N沟道MOS晶体管，所述第七和第八N沟道MOS晶体管具有被共同地相互连接在一起的源极、栅极以及漏极；

第五恒流源，所述第五恒流源与所述第七和第八N沟道MOS晶体管的源极相连接；

第七和第八P沟道MOS晶体管，所述第七和第八P沟道MOS晶体管具有分别与所述第一和第二N沟道MOS晶体管的栅极相连接的栅极、被共同地相互连接在一起的源极、以及漏极；

第六恒流源，所述第六恒流源与所述第七和第八P沟道MOS晶体管的源极相连接；

第九和第十P沟道MOS晶体管，所述第九和第十P沟道MOS晶体管具有与第十五和第十六开关相连接的源极、被共同地相互连接在一起的栅极、以及分别与所述第七和第八N沟道MOS晶体管的漏极相连接的漏极，其中所述第十P沟道MOS晶体管的漏极被连接至所述输入差分级的两个输出中的一个；

第九和第十N沟道MOS晶体管，所述第九和第十N沟道MOS晶体管具有与第十七和第十八开关相连接的源极、被相互连接在一起的栅极、以及分别与所述第七和第八P沟道MOS晶体管的漏极相连接的漏极，其中所述第十N沟道MOS晶体管的漏极被连接至所述输入差分级的两个输出中的另一个；

所述第十五开关，所述第十五开关与高电压侧电源电压相连接；

所述第十六开关，所述第十六开关与第二电源电压相连接；

所述第十七开关，所述第十七开关与高电压侧电源电压相连接；

所述第十八开关，所述第十八开关与低电压侧电源电压相连接；

第一电容，所述第一电容被连接在所述第十P沟道MOS晶体管的漏极和所述输出节点之间；以及

第二电容，所述第二电容被连接在所述第十N沟道MOS晶体管的漏极和所述输出节点之间，

其中所述开关部件包括：

第九开关，所述第九开关被设置在所述输入差分级的一个输出和所述仅正输出级的一个输入之间，并且被构造为响应于第一极性信号接通；

第十开关，所述第十开关被设置在所述输入差分级的一个输出和所述仅负输出级的一个输入之间，并且被构造为响应于所述第二极性信号接通；

第十一开关，所述第十一开关被设置在所述输入差分级的另一输出和所述仅正输出级的另一输入之间，并且被构造为响应于所述第一极性信号接通；以及

第十二开关，所述第十二开关被设置在所述输入差分级的另一输出和所述仅负输出级的另一输入之间，并且被构造为响应于所述第二极性信号接通，

其中，所述外部输入电压被提供给所述第八N沟道MOS晶体管的栅极和所述第八P沟道MOS晶体管的栅极，并且所述第七N沟道MOS晶体管的栅极和所述第七P沟道MOS晶体管的栅极与所述输出节点相连接。

11.根据权利要求10所述的运算放大器，其中所述输入差分级包括：

第十九开关，所述第十九开关被设置在所述第五恒流源和第一电源电压之间，并且被构造为响应于第一选择信号接通并且响应于第二选择信号断开；

第二十开关，所述第二十开关被设置在所述第五恒流源和低电压侧电源电压之间，并且被构造为响应于第一选择信号断开并且响应于第二选择信号接通；

第二十一开关，所述第二十一开关被设置在所述第六恒流源和第二电源电压之间，并且被构造为响应于第一选择信号接通并且响应于第二选择信号断开；以及

第二十二开关，所述第二十二开关被设置在所述第六恒流源和高电压侧电源电压之间，并且被构造为响应于第一选择信号断开并且响应于第二选择信号接通。

12.根据权利要求9所述的运算放大器，进一步包括：

第一偏置电压源，所述第一偏置电压源包括：

第十三P沟道MOS晶体管，所述第十三P沟道MOS晶体管具有与高电压侧电源电压相连接的源极、被相互连接在一起的栅极和漏极，其中从其栅极提供所述第一偏置电压，和

第八恒流源，所述第八恒流源被设置在所述第十三P沟道MOS晶体管的漏极和低电压侧电源电压之间；

第三偏置电压源，所述第三偏置电压源包括：

第十四P沟道MOS晶体管，所述第十四P沟道MOS晶体管具有与高电压侧电源电压相连接的源极以及被相互连接在一起的栅极和漏极；

第十五P沟道MOS晶体管，所述第十五P沟道MOS晶体管具有与所述第十四P沟道MOS晶体管的漏极相连接的源极以及被相互连接在一起的栅极和漏极，其中从其栅极提供所述第三偏置电压，以及

第九恒流源，所述第九恒流源被设置在所述第十五P沟道MOS晶体管的漏极和低电压侧电源电压之间；

第五偏置电压源，所述第五偏置电压源包括：

第十六P沟道MOS晶体管，所述第十六P沟道MOS晶体管具有与第二电源电压相连接的源极以及被相互连接在一起的栅极和漏极；

第十七P沟道MOS晶体管，所述第十七P沟道MOS晶体管具有与所述第十六P沟道MOS晶体管的漏极相连接的源极、以及被相互连接在一起的栅极和漏极，其中从其栅极提供所述第五偏置电压，以及

第十恒流源，所述第十恒流源被设置在所述第十七P沟道MOS晶体管的漏极和低电压侧电源电压之间；

第二偏置电压源，所述第二偏置电压源包括：

第十三N沟道MOS晶体管，所述第十三N沟道MOS晶体管具有与低电压侧电源电压相连接的源极以及被相互连接在一起的栅极和漏极，其中从其栅极提供所述第二偏置电压，和

第十一恒流源，所述第十一恒流源被设置在高电压侧电源电压和所述第十三N沟道MOS晶体管的漏极之间；

第六偏置电压源，所述第六偏置电压源包括：

第十四N沟道MOS晶体管，所述第十四N沟道MOS晶体管具有与低电压侧电源电压相连接的源极以及被相互连接在一起的栅极和漏极；

第十五N沟道MOS晶体管，所述第十五N沟道MOS晶体管具有与所述第十四N沟道MOS晶体管的漏极相连接的源极以及被相互连接在一起的栅极和漏极，其中从其栅极提供所述第六偏置电压，以及

第十二恒流源，所述第十二恒流源被设置在高电压侧电源电压和所述第十五N沟道MOS晶体管的漏极之间，以及

第四偏置电压源，所述第四偏置电压源包括：

第十六N沟道MOS晶体管，所述第十六N沟道MOS晶体管具有与第一电源电压相连接的源极以及被相互连接在一起的栅极和漏极；

第十七N沟道MOS晶体管，所述第十七N沟道MOS晶体管具有与所述第十六N沟道MOS晶体管的漏极相连接的源极以及被相互连接在一起的栅极和漏极，其中从其栅极提供所述第四偏置电压，以及

第十三恒流源，所述第十三恒流源被设置在高电压侧电源电压和所述第十七N沟道MOS晶体管的漏极之间。

13.一种驱动器，包括：

输出部件，所述输出部件被构造为基于显示数据输出输出灰级电压；和

运算放大器，所述运算放大器被构造为接收作为外部输入电压的所述输出灰级电压以通过输出节点输出在数据线上，

其中所述运算放大器包括：

输入差分级，所述输入差分级包括接收外部输入电压的一个外部输入和两个输出；

两个输出级；以及

开关部件，所述开关部件被设置在所述两个输出级的输入和所述输入差分级的两个输出之间，并且被构造为交替地连接所述输入差分级的两个输出和所述两个输出级的仅正输出级的输入；以及所述输入差分级的两个输出和所述两个输出级的仅负输出级的输入，

其中第一极性信号和第二极性信号被交替地提供给所述开关部件，并且

其中，所述开关部件响应于第一极性信号连接所述输入差分级的两个输出和所述仅正输出级的输入，并且响应于第二极性信号连接所述输入差分级的两个输出和所述仅负输出级的输入。

14.一种显示器，包括：

显示部件，所述显示部件具有数据线；

驱动器，所述驱动器与所述数据线相连接，

其中所述驱动器包括：

输出部件，所述输出部件被构造为基于显示数据输出输出灰级电压；和

运算放大器，所述运算放大器被构造为接收作为外部输入电压的所述输出灰级电压以通过输出节点输出在数据线上，

其中所述运算放大器包括：

输入差分级，所述输入差分级包括接收外部输入电压的一个外部输入和两个输出；

两个输出级；以及

开关部件，所述开关部件被设置在所述两个输出级的输入和所述输入差分级的两个输出之间，并且被构造为交替地连接所述输入差分级的两个输出和所述两个输出级的仅正输出级的输入；以及所述输入差分级的两个输出和所述两个输出级的仅负输出级的输入，

其中第一极性信号和第二极性信号被交替地提供给所述开关部件，并且

其中，所述开关部件响应于第一极性信号连接所述输入差分级的两个输出和所述仅正输出级的输入，并且响应于第二极性信号连接所述输入差分级的两个输出和所述仅负输出级的输入。

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