CN101859765A - 集成电路保护器件 - Google Patents
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Abstract
提出了一种集成电路的保护器件。所述保护器件包括NMOS器件。所述NMOS器件被连接到有源器件的栅极，如逆变器。所述保护器件可提供保护，免受等离子导致损伤(PID)，如可危害有源器件的电荷效应。所述NMOS保护器件为处理过程中累积的电荷提供到电压源的路径，例如，接地或Vss。
Description
技术领域
本发明通常涉及集成电路器件，特别涉及一种集成电路保护器件。
背景技术
天线二极管是用于半导体器件中保护其免受静电放电事件，如等离子导致的损伤的二极管。将天线二极管放置在集成电路中，使其为器件制造过程中产生的电荷，如工艺过程(例如，蚀刻)中使用等离子产生的电荷，提供放电路径。天线二极管一般被连接到导电线路，导电线路可被连接到可能易受电荷产生的危害影响的电路的有源器件的栅极。虽然天线二极管可有效防止等离子导致损伤(PID)和/或天线效应，但是其他形式的电荷积累可能不会被缓解。
因此，需要一种改进的集成电路保护器件。
发明内容
本发明提出了一种集成电路的保护器件。所述保护器件包括NMOS器件。所述NMOS器件被连接到有源器件的栅极，如逆变器。所述保护器件可提供保护，免受等离子导致损伤(PID)，如可危害有源器件的电荷效应。所述NMOS保护器件为处理过程中累积的电荷提供到电压源的路径，例如，接地或Vss。
附图说明
图1为易受电荷效应带来的损害影响的集成电路实施例的原理图；
图2为对应于图1所示的集成电路的布局设计的实施例的俯视图；
图3为包含结型二极管的集成电路实施例的原理图；
图4为半导体器件的特征的实施例的结构图；
图5为包含二极管保护器件的集成电路实施例的原理图；
图6为对应于图5所示的原理图的集成电路布局实施例的俯视图；
图7为包含NMOS保护器件的集成电路实施例的原理图；
图8为对应于图7所示的原理图的集成电路布局实施例的俯视图。
具体实施方式
本发明一般涉及集成电路器件，特别涉及一种集成电路保护器件。然而，应理解，下述公开内容提供了实现本发明的不同特征的很多不同的实施例，或例子。下面描述元件和布置的具体实例以简化说明本公开内容。当然，这些仅是例子，并不局限于此。此外，本公开内容在不同的例子中重复相同的参考数字和/或字母。这种重复是为了简单明了，本身并不表明讨论的各种不同实施例和/或配置之间的关系。
本公开内容一般涉及包含保护器件的半导体器件或集成电路。保护器件提供保护，免受集成电路制造过程中的等离子导致损伤(PID)。此外，如下面的进一步详细描述所示，保护器件可提供保护，免受电荷效应。
制造过程中，半导体器件一般要经历很多使用等离子的工艺，如等离子蚀刻或活性离子蚀刻(RIE)、薄膜沉积、灰化、和/或其他包括等离子的工艺。例如，可通过在覆盖导电层(blanket conductive layer)中蚀刻图案(如，线路)形成互连。用于进行这些工艺的能量可导致包括互连线路和栅电极的集成电路层变得带电。然后，这些导电线路可作为天线，收集电荷。由于导电线路可被连接到器件的栅极，产生的电荷可导致对器件的栅极电介质(如，栅极氧化层)的损害。尤其，电荷过剩可降低器件性能，例如，陷阱电荷可降低栅极的击穿电压。
传统的实施例可以提供二极管(如，天线二极管)或类二极管器件，它为栅电极层(如，多晶硅)上累积的电荷提供放电路径。二极管被连接到集成电路的有源器件的栅电极。因此，当进行等离子体加工时，电荷可通过二极管流入到衬底中，从而减低等离子的损害。使用二极管的实施例在图3、5和6中提供。
然而，需要其他诱因的保护。例如，电荷效应可由通过摩擦或静电感应过程积累的电荷发生。电荷效应可与上面讨论的天线效应截然不同。电荷效应可发生在器件获得摩擦或静电效应过程产生的电荷后突然接触到接地物体时。电荷可积累在器件形成在其上的衬底中。电荷效应事件的放电可非常快速地发生，例如，以纳秒计(如，少于2纳秒)。这与上面描述的天线效应(或PID事件)相反，其一般在μ秒到毫秒的范围内。电荷效应的一个例子是通过磨削集成电路器件的衬底的背部累积的电荷。电荷效应可损害栅电介质、层间电介质(ILD)、和/或其他绝缘层。因此，没有保护，电荷效应可导致产量损失。器件对电荷效应的易感性可通过使用器件充电模式(CDM)测试而测定。
导致电荷效应的工艺的一个典型实施例是洗涤(清洗)工艺。洗涤工艺可导致电荷耦合效应。例如，衬底上的将被洗涤处理的半导体器件可能固有包括电容(例如，形成在衬底上的金属互连层之间)。这样的电容包括顶板在衬底的最顶部导电层的电容。例如，电容可用顶部金属层(如，虚拟金属或功率总线特征)和形成在下层金属层中的互连信号线而形成。电荷耦合效应可包括半导体器件的电容的顶板上(例如，形成在导电材料的大面积区域上，如功率总线或虚拟金属区域)的电荷累积。这种电荷可在处理(例如，洗涤剂清洗)中从摩擦和/或其他源中累积。电荷的累积可产生穿过电容的电流，电流到达集成电路的有源器件，导致损害。
图1为典型集成电路的原理图，图2为对应的半导体器件布局示意图。所述电路包括典型CMOS电路元件。应注意到，图1和图2仅是示意性的实施例，并不以任何方式对本发明进行限制。图1和图2为对集成电路(半导体器件)有电荷效应损害的典型示范例。电荷202可累积在电容204的顶板上。电荷202可产生自制造过程，例如，如上面描述的洗涤剂清洗过程。电荷202导致流经电容204的强电流，损害晶体管206的栅极。所述损害在此被标记为208。损害208可包括对晶体管206的栅极电介质层的损害(例如，栅极氧化层)。晶体管206为有源半导体器件，具体为逆变器210。逆变器210可被包含在半导体器件的接收电路中。
注意到，电路200还包括ESD保护器件212。保护器件212不能保护电路免受损害208，因为它被放置在远离易受影响的器件——晶体管206的位置。ESD保护器件212可以为输入保护电路。例如，在CMOS逆变器210和接触垫(如，键合垫)之间提供输入保护电路，作为与外部电路的连接。ESD保护器件212可包括本领域技术人员熟知的ESD保护器件，例如，设计库的标准元件库中的保护器件。ESD保护器件可保护免受如人体模式(HBM)或机器模式(MM)检测测定的ESD事件。
在一个实施例中，损害208导致器件电平失效，如增大的Idd，例如，睡眠状态下增大的Idd。损害208的出现和/或损害208的范围可能依赖于易受影响的晶体管的最大电压(例如，栅极到源极电压)、提供的电荷数量、电容尺寸(如，绝缘层的厚度)，和/或其他因素。
对于来自集成电路的等离子体加工的电荷累积的一个解决方法是增加一个结型二极管。例如，如上面结合参考PID的描述，结型二极管可提供天线效应的放电路径。然而，传统的连接到逆变器210的栅极的结型二极管可能不能保护电路200，因为损害208将在二极管开启之前发生。
通过一个例子，图3说明了与上面描述的电路200基本相似的集成电路300的原理图。电路300包括带有累积在顶板上的电荷302的电容。逆变器304被连接到天线二极管306。逆变器304可基本与逆变器210相似。这种配置仍然可能产生损害，例如，对晶体管308，因为在二极管306开启之前，电荷302将导致强电流穿过晶体管308。因此，需要进一步的保护。
图4为说明保护系统400的结构图。所述结构图包括输入402、有源器件404、保护器件406和电源408，如，接地或Vss。在一个实施例中，输入402为二级电源，例如，Vdd(如，1.8伏)。输入402可包括焊盘(如，键合垫)。在一个实施例中，有源器件404包括逆变器。例如，有源器件404可包括与上面分别结合图2和图3描述的逆变器210和/或304基本相似的逆变器。在一个实施例中，ESD保护器件被串联在输入402和有源器件404之间，保护有源器件404免受ESD事件。ESD保护器件可阻止人体模式(HBM)或机器模式(MM)类型的ESD放电。
在一个实施例中，保护器件406为NMOS保护器件。NMOS器件可被连接到有源器件404的器件的栅极。在一个实施例中，所述NMOS器件被连接到有源器件404的逆变器的一个晶体管的栅极。除NMOS器件之外，保护器件406可包括天线二极管。保护器件406可保护有源器件404免受电荷效应和/或等离子导致损伤(PID)。保护器件406可用于将电荷累积形成的电流导向电源408，而不是穿过有源器件404。系统400的典型实施例在图7和图8中提供。
图5说明电路500的实施例。电路500包括电源502(如，Vdd)、逆变器504、电源506(如，Vss或接地)、和二极管508。在一个实施例中，所述Vdd源502大约为1.8伏，但很多其他实施例也是可以的。在一个实施例中，电源506为大约1.8伏的Vss连接，但很多其他实施例也是可以的。电源506可被接到电路500形成在其上的大面积半导体衬底。电路500的电源506被说明作为两个单独的节点，但其他实施例也是可能的。逆变器504包括多个器件：与NMOS器件(n沟道晶体管)连接在一起的PMOS器件(p沟道晶体管)。二极管508可包括天线二极管。二极管508可为p-n结二极管。在一个实施例中，二极管508可包括形成在半导体衬底上的邻近n+掺杂区域的p+掺杂区域。二极管508可保护逆变器504免受上面描述的PID或天线效应导致的损害。然而，电路500有缺点，因为二极管508不能保护逆变器504免受来自上面参考图1和图3描述的电荷效应的损害。图6说明了对应于电路500的半导体器件的电路布局图。
图7说明电路700。电路700可包括改进保护，例如，相较于电路500可免受电荷效应。电路700包括电源502、电源506和逆变器504，基本与上述参考图5的描述相似。
逆变器504被连接到NMOS保护器件702(例如，n沟道MOSFET器件)。逆变器504可提供开启保护器件702的方法。保护器件702可进一步被连接到电容704和电源506。电容704带有累积在极板上的电荷706。当保护器件702开启时，保护器件702可允许电荷706以电流的方式穿过保护器件702到达电源506而消散。因此，逆变器504不受累积电荷706产生的、可损害逆变器504(例如，逆变器504的栅极)的高电流的影响。这是相对于电路500的改进，其不包括累积电荷的路径，因为二极管508可能直到逆变器504的一部分被损害之后才打开。
更具体地，保护器件702的漏极被连接到逆变器504的栅极。保护器件702的栅极被连接到逆变器504的器件(如，NMOS器件)的源极。尽管举例被连接到地线，保护器件702可被连接到任何电源，例如，衬底偏压、Vss或其他电压源506。
保护器件702包括n型漏极、n型源极、和形成在半导体衬底内的p型沟道区域。保护器件702还包括在沟道区域上方与之隔离的栅极结构。保护器件702可包括为形成在半导体衬底的p区域(例如，阱)上的n+区域的源极和漏极。n型掺杂的实例包括砷、磷、锑和/或其他合适的掺杂。p型掺杂的实例包括硼、BF2和/或其他合适的掺杂。可使用传统的工艺，如离子注入或扩散实现掺杂。
保护器件702包括带有上覆栅极电介质层的栅电极的栅极。栅极绝缘层可包括二氧化硅、高介电常数(高-k)材料、氮氧化硅、其组合、和/或其他合适的材料。高-k材料的实例包括硅酸铪、二氧化铪、氧化锆、氧化铝、氧化锆-铝合金(HfO2-Al2O3)、其组合、和/或其他合适的成分。栅极电介质层可使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化作用、其组合、和/或其他合适的工艺形成。在一个实施例中，栅电极包括多晶硅。在其他实施例中，栅极结构可以为带有包含金属成分的栅电极的金属栅极。形成栅电极的合适金属的实例包括Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi和/或其组合。栅电极层可通过本领域技术人员熟知的传统方法形成，如物理气相沉积(PVD)(溅射)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)和/或其他继之以光刻和蚀刻工艺的本领域技术人员熟知的工艺。可使用类似的材料和/或工艺形成逆变器504的器件。
电路700可形成在半导体衬底之上。在一个实施例中，衬底为结晶结构的硅。在其他实施例中，衬底可包括其他的基本半导体，如锗，或包括化合物半导体，如碳化硅、砷化镓、砷化铟和磷化铟。衬底可包括绝缘(SOI)衬底上的硅。
衬底可被适当地掺杂(例如，n型和p型)以提供逆变器504的半导体器件和保护器件702。掺杂物可使用本领域技术人员熟知的工艺提供，如离子注入、扩散、热处理和/或其他合适的工艺。
电容704可由两个导电区域(“极板”)形成，其间插入绝缘体，例如电介质材料。在一个实施例中，第一导电极板由功率总线和/或虚拟金属区域形成。第一导电极板可形成在顶层金属层中(例如，金属层5，仅是一个例子，并不局限于此)。第二导电极板可由互连线形成。例如，在一个实施例中，第二导电极板由形成低层金属层(例如，金属层4，仅是一个例子，并不局限于此)的互连线形成。层间电介质(ILD)可被放置在较高的和较低的导电“极板”之间。在一个实施例中，电容容纳半导体处理步骤形成的电荷706。例如，电荷706可通过使用洗涤剂清洗工艺而形成。在其他实施例中，电荷706可形成在任何覆盖第二金属区域的顶层导电区域上(例如，形成在顶层金属层中的结构)。注意到，术语“顶层”仅是相对的(例如，最靠近摩擦源)，不意味着提供绝对的方位。图7说明包含保护器件702的电路700的布局示意图。如图7所示，保护器件702的增加不会增加半导体器件的占位面积(尺寸)。
因此，提出了一种电路和半导体器件，可提供保护免受电荷效应和PID。电路和半导体器件包括包含连接到有源器件的NMOS器件的保护器件。例如，所述NMOS器件可被连接到逆变器的器件的栅极。NMOS器件可允许累积在电路电容上的电荷消散到大地中而不损害有源器件。传统的ESD保护电路(例如，输入保护电路)被放置在离电荷太远的地方，而不能使电荷充分地消散而不损害有源器件。而且，传统的与有源器件和电压源串联的二极管不能充分地防止电荷效应的损害。
Claims (15)
1.一种半导体器件，包括：
衬底；
形成在衬底上的逆变器器件；
保护器件，其中所述保护器件包括形成在衬底上的n沟道晶体管器件，并被连接到逆变器器件；和
第一电压源，其中所述n沟道晶体管的源极被连接到所述第一电压源。
2.如权利要求1所述的半导体器件，其中，
所述逆变器包括第一器件和第二器件，其中所述第一器件被电连接到第二电压源的PMOS器件，所述第一和第二器件的至少一个的栅极被连接到所述n沟道晶体管。
3.如权利要求1所述的半导体器件，其中所述NMOS器件的漏极被电连接到电容。
4.如权利要求1所述的半导体器件，还包括：
电容，其中所述NMOS器件为电容上累积的电荷提供流入到所述衬底的路径。
5.如权利要求1所述的半导体器件，所述第一电压源为衬底，其中所述衬底被电接地。
6.如权利要求1所述的半导体器件，其中所述逆变器的第二器件的源极被电连接到所述NMOS保护器件的栅极。
7.一种集成电路，包括：
输入焊盘；
连接到所述输入焊盘的ESD保护器件；
连接到所述ESD保护器件的有源器件；和
连接到所述有源器件的保护器件，其中所述保护器件包括NMOS晶体管，其中所述NMOS晶体管被电连接到电源。
8.如权利要求7所述的集成电路，其中所述有源器件为逆变器。
9.如权利要求7所述的集成电路，其中所述NMOS器件的源极被电连接到所述电源。
10.如权利要求7所述的集成电路，还包括：
电容，其中所述电容被电连接到所述有源器件和所述保护器件。
11.如权利要求7所述的集成电路，其中电流从电容开始穿过所述保护器件的NMOS晶体管到所述电源。
12.如权利要求7所述的集成电路，还包括：
开启所述NMOS器件的装置，因而提供导通状态NMOS器件；和
从电容开始穿过所述导通状态NMOS器件到所述电源的电流。
13.一种半导体制造方法，包括如下步骤：
提供半导体衬底；
在所述衬底上形成多个导电层，其中所述多个导电层包括被放置在远离所述半导体衬底的表层的顶层金属层；
在所述半导体衬底上形成电容，其中所述电容包括所述顶层金属层；
形成连接到所述电容的第一晶体管；
形成连接到所述电容的第二晶体管，其中所述第二晶体管为NMOS器件，其中所述NMOS器件进一步被连接到电源；和
在所述电容的顶层金属层上产生电荷，其中所述产生电荷的步骤包括提供从电容开始穿过所述NMOS器件到所述电源的电流。
14.如权利要求13所述的方法，其中所述形成第一晶体管包括形成逆变器。
15.如权利要求13所述的方法，其中所述产生电荷包括对所述衬底施加摩擦力。
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