CN101859736A - 半导体封装半成品及半导体封装工艺 - Google Patents

半导体封装半成品及半导体封装工艺 Download PDF

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Abstract

本发明关于一种半导体封装半成品及半导体封装工艺。该半导体封装半成品包括一承载板及至少一封胶体。该封胶体位于该承载板的一表面上，且具有一本体及数个外凸缘。这些外凸缘位于该本体的外围，且这些外凸缘的高度大于该本体的高度。利用这些外凸缘可提升该半导体封装半成品的刚性，以克服因封胶体及承载板的热膨胀系数不同，而导致该半导体封装半成品翘曲(wrapage)的情况。因此，可提升封装单体的良率。

Description

半导体封装半成品及半导体封装工艺
技术领域
本发明关于一种半导体封装半成品及半导体封装工艺，详言之，关于一种具有数个外凸缘的封胶体的半导体封装半成品及切割该半成品的半导体封装工艺。
背景技术
参考图1，显示第一种习知半导体封装半成品的剖面示意图。该第一种习知半导体封装半成品1包括一承载板11、数个芯片12及一封胶体13。该封胶体13位于该承载板11的一表面上，以包覆这些芯片12。
该第一种习知半导体封装半成品1的缺点如下。当该第一种习知半导体封装半成品1在进行灌胶(molding)步骤时，该封胶体13受高温加热形成融熔状态，以便包覆这些芯片12，而该承载板11及这些芯片12也连带受高温影响因而膨胀，使得该承载板11、该封胶体13及这些芯片12在高温状态下结合。然上述组件的热膨胀系数不同，在完成该灌胶步骤而逐渐降温后，该承载板11、该封胶体13及这些芯片12的收缩程度不同，而导致该第一种习知半导体封装半成品1产生翘曲(wrapage)现象，如图2所示。此外，在半导体封装结构追求轻薄短小的今日，该承载板11及该封胶体13的厚度愈来愈薄，使得翘曲现象更加严重。而过度翘曲的半导体封装半成品1将会造成后续封装工艺的困难与封装缺失，例如：机台卡料、夹持困难、激光打印缺失、上球困难与缺球、封装单体翘曲过大及无法符合共面性要求等等。
参考图3，显示美国专利第US 2004/0029318号所揭示的第二种习知半导体封装半成品的剖面示意图。该第二种习知半导体封装半成品2包括一承载板21、数个芯片22、一封胶体23及数个切割线24。该封胶体23位于该承载板21的一表面上，以包覆这些芯片22。该封胶体23具有数个凹槽231，这些凹槽231位于这些芯片22的上方。
该第二种习知半导体封装半成品2的缺点如下。该第二种习知半导体封装半成品2在沿这些切割线24切割后，形成数个封装单体25。然每一封装单体25的该封胶体23仍具有一凹槽231，而影响产品外观。
因此，有必要提供一种创新且具进步性的半导体封装半成品，以解决上述问题。
发明内容
本发明提供一种半导体封装半成品，其包括一承载板及至少一封胶体。该封胶体位于该承载板的一表面上，且具有一本体及数个外凸缘。这些外凸缘位于该本体的外围，且这些外凸缘的高度大于该本体的高度。
本发明另提供一种半导体封装工艺，其包括以下步骤：(a)提供一承载板，该承载板具有数个芯片，且这些芯片电性连接至该承载板；(b)形成至少一封胶体于该承载板上，以包覆这些芯片，该封胶体具有一本体及数个外凸缘，这些外凸缘的高度大于该本体的高度；及(c)进行切割步骤，以去除这些外凸缘。
利用这些外凸缘可提升该半导体封装半成品的刚性，以克服因封胶体及承载板的热膨胀系数不同，而导致该半导体封装半成品翘曲的情况。因此，可提升切割后的封装单体的良率。
附图说明
图1显示第一种习知半导体封装半成品的剖面示意图；
图2显示第一种习知半导体封装半成品产生翘曲现象的剖面示意图；
图3显示美国专利第US 2004/0029318号所揭示的第二种习知半导体封装半成品的剖面示意图；
图4至图7显示本发明半导体封装工艺的第一实施例的示意图；
图8至图10显示本发明半导体封装半成品的外凸缘的顶部的剖面示意图；
图11显示本发明半导体封装半成品的第二实施例的剖面示意图；
图12显示本发明半导体封装半成品的第二实施例的俯视示意图；
图13显示本发明半导体封装半成品的第三实施例的剖面示意图；
图14显示本发明半导体封装半成品的第三实施例的俯视示意图；
图15显示本发明半导体封装半成品的第四实施例的剖面示意图；
图16显示本发明半导体封装半成品的第四实施例的俯视示意图；
图17显示本发明半导体封装半成品的第五实施例的剖面示意图；
图18显示本发明用于半导体封装的上模具的第一实施例的剖面示意图；
图19至图21显示本发明用于半导体封装的上模具的这些第二模穴的不同态样示意图；
图22显示本发明用于半导体封装的上模具的第二实施例的剖面示意图；
图23显示本发明用于半导体封装的上模具的第三实施例的剖面示意图；及
图24显示本发明用于半导体封装的上模具的第四实施例的剖面示意图。
主要组件符号说明
1第一种习知半导体封装半成品
2第二种习知半导体封装半成品
3本发明半导体封装半成品的第一实施例
4本发明半导体封装半成品的第二实施例
5本发明半导体封装半成品的第三实施例
6本发明半导体封装半成品的第四实施例
7本发明用于半导体封装的上模具的第一实施例
8本发明用于半导体封装的上模具的第二实施例
9本发明用于半导体封装的上模具的第三实施例
10本发明用于半导体封装的上模具的第四实施例
11承载板
12芯片
13封胶体
21承载板
22芯片
23封胶体
24切割线
25封装单体
31承载板
32芯片
33封胶体
34空间
34A次要空间
35切割线
36封装单体
37焊球
71第一模穴
72第二模穴
72A第二模穴
72B第二模穴
72C第二模穴
73第三模穴
231凹槽
311上表面
312下表面
331本体
332外凸缘
332A外凸缘
332B外凸缘
332C外凸缘
333内凸缘
721顶部
722凸缘
3321凹槽
具体实施方式
参考图4至图7，显示本发明半导体封装工艺的第一实施例的示意图。首先，参考图4，提供一承载板31。该承载板31具有数个芯片32，且这些芯片32电性连接至该承载板31。在本实施例中，该承载板31为一基板，而在其它应用中，该承载板31亦可为一导线架。
接着，参考图5及图6，形成至少一封胶体33于该承载板31上，以包覆这些芯片32。该封胶体33具有一本体331及数个外凸缘332，这些外凸缘332位于该本体331的外围，且这些外凸缘332的高度大于该本体331的高度。
在本实施例中，该封胶体33具有四个外凸缘332，分别位于该本体331的四侧，这些外凸缘332定义出一空间34，且至少一芯片32位于该空间34内。在本实施例中，所有这些芯片32位于该空间34内。经由此步骤可得到一第一实施例的半导体封装半成品3。较佳地，该半导体封装半成品3更包括数个条切割线35。
最后，进行切割步骤，以去除这些外凸缘332。在本实施例中，沿着这些切割线35进行切割，以去除这些外凸缘332，并切割该本体331以形成数个封装单体36，每一封装单体36包括一芯片32，如图7所示。
请再参考图5及图6，该第一实施例的半导体封装半成品3包括一承载板31及至少一封胶体33。在本实施例中，该半导体封装半成品3更包括至少一芯片32。
在本实施例中，该承载板31为一基板，而在其它应用中，该承载板31亦可为一导线架。这些芯片32附着且电性连接至该承载板31。该封胶体33位于该承载板31的一表面上，用以包覆这些芯片32。该封胶体33具有一本体331及数个外凸缘332，在本实施例中，该封胶体33具有四个外凸缘332，分别位于该本体331的四侧。这些外凸缘332位于该本体331的外围，且这些外凸缘332的高度大于该本体331的高度，在本实施例中，这些外凸缘332定义出一空间34，且所有这些芯片32位于该空间34内。
此外，这些外凸缘332的顶部的剖面为梯形。在其它应用中，这些外凸缘332的顶部的剖面亦可为其它形状，例如图8的外凸缘332A的顶部的剖面为矩形，图9的外凸缘332B的顶部的剖面为另一种梯形。或者，图10的外凸缘332C的上表面更包括一凹槽3321。在本发明中，由于这些外凸缘332的高度大于该本体331的高度，所以可提升该半导体封装半成品3的刚性，以克服因该封胶体33及该承载板31的热膨胀系数不同，而导致该半导体封装半成品3翘曲的情况。因此，可提升该封装单体36的良率。
参考图11及图12，显示本发明半导体封装工艺的第二实施例的示意图，本实施例与第一实施例的不同处在于形成至少一封胶体33于该承载板31的步骤。在本实施例中，该封胶体33具有二个外凸缘332，分别位于该本体331的相对的二侧，该二外凸缘332定义出一空间34，且所有这些芯片32位于该空间34内。经由此步骤可得到一第二实施例的半导体封装半成品4。
请再参考图11及图12，分别显示本发明半导体封装半成品的第二实施例的剖面及俯视示意图。本实施例的半导体封装半成品4与第一实施例的半导体封装半成品3(图5及图6)大致相同，其中相同的组件赋予相同的编号。本实施例与第一实施例的不同处在于该半导体封装半成品4的封胶体33的结构不同。在本实施例中，该封胶体33具有二个外凸缘332，分别位于该本体331的相对的二侧，该二外凸缘332定义出一空间34，且所有这些芯片32位于该空间34内。
参考图13及图14，显示本发明半导体封装工艺的第三实施例的示意图，本实施例与第一实施例的不同处在于形成至少一封胶体33于该承载板31的步骤。在本实施例中，该封胶体33具有四个外凸缘332，且更具有数个内凸缘333，这些外凸缘332分别位于该本体331的四侧，这些内凸缘333的高度大于该本体331的高度且连接这些外凸缘332。这些外凸缘332定义出一空间34，且这些外凸缘332及这些内凸缘333定义出数个次要空间34A，其中这些次要空间34A包含于该空间34之内，至少一芯片32位于每一次要空间34A内。经由此步骤可得到一第三实施例的半导体封装半成品5。
请再参考图13及图14，分别显示本发明半导体封装半成品的第三实施例的剖面及俯视示意图。本实施例的半导体封装半成品5与第一实施例的半导体封装半成品3(图5及图6)大致相同，其中相同的组件赋予相同的编号。本实施例与第一实施例的不同处在于该半导体封装半成品5的封胶体33更包括数个内凸缘333。在本实施例中，该封胶体33具有四个外凸缘332，且更具有数个内凸缘333，这些外凸缘332分别位于该本体331的四侧，这些内凸缘333的高度大于该本体331的高度且连接这些外凸缘332，这些外凸缘332及这些内凸缘333定义出数个次要空间34A，至少一芯片32位于每一次要空间34A内。
参考图15及图16，显示本发明半导体封装工艺的第四实施例的示意图，本实施例与第一实施例的不同处在于形成数个封胶体33于该承载板31上，每一封胶体33具有四个外凸缘332，该四个外凸缘332分别位于每一封胶体33的本体331的四侧，该四个外凸缘332定义出一空间34，至少一芯片32位于每一空间34内。经由此步骤可得到一第四实施例的半导体封装半成品6。在该第四实施例中的半导体封装半成品6具有二个封胶体33。
请再参考图15及图16，分别显示本发明半导体封装半成品的第四实施例的剖面及俯视示意图。本实施例的半导体封装半成品6与第一实施例的半导体封装半成品3(图5及图6)大致相同，其中相同的组件赋予相同的编号。本实施例与第一实施例的不同处在于该半导体封装半成品6包括数个芯片32及数个封胶体33。在本实施例中，每一该封胶体33具有四个外凸缘332，该四个外凸缘332分别位于每一该封胶体33的本体331的四侧，该四个外凸缘332定义出一空间34，至少一芯片32位于每一空间34内。
参考图17，显示本发明半导体封装工艺的第五实施例的示意图，本实施例与第一实施例的不同处在于形成至少一封胶体33于该承载板31的上表面311之后，更包括一形成数个焊球37于该承载板31的下表面312的步骤。
本发明另外关于一种用于半导体封装的上模具。参考图18，显示本发明用于半导体封装的上模具的第一实施例的剖面示意图。该用于半导体封装的上模具7用以制成该第一实施例的半导体封装半成品3(配合参考图5及图6)，且包括一第一模穴71及数个第二模穴72。该第一模穴71用以制成该半导体封装半成品3的封胶体33的本体331。这些第二模穴72用以制成该半导体封装半成品3的封胶体33的外凸缘332。此外，这些第二模穴72位于该第一模穴71的四侧，且这些第二模穴72的深度大于该第一模穴71的深度。
这些第二模穴72的顶部的剖面为梯形。在其它应用中，这些第二模穴72的顶部的剖面亦可为其它形状，例如图19的第二模穴72A的顶部的剖面为矩形，图20的第二模穴72B的顶部的剖面为另一种梯形。或者，图21的第二模穴72C的顶部更包括一凸槽722。
参考图22，显示本发明用于半导体封装的上模具的第二实施例的剖面示意图。该用于半导体封装的上模具8用以制成该第二实施例的半导体封装半成品4(配合参考图11及图12)，且包括一第一模穴71及数个第二模穴72。该第一模穴71用以制成该半导体封装半成品4的封胶体33的本体331。这些第二模穴72用以制成该半导体封装半成品4的封胶体33的外凸缘332。此外，这些第二模穴72位于该第一模穴71的相对的二侧，且这些第二模穴72的深度大于该第一模穴71的深度。
参考图23，显示本发明用于半导体封装的上模具的第三实施例的剖面示意图。该用于半导体封装的上模具9用以制成该第三实施例的半导体封装半成品5(配合参考图13及图14)，且包括一第一模穴71、数个第二模穴72及数个第三模穴73。该第一模穴71用以制成该半导体封装半成品5的封胶体33的本体331。这些第二模穴72用以制成该半导体封装半成品5的封胶体33的外凸缘332。这些第三模穴73用以制成该半导体封装半成品5的封胶体33的内凸缘333。此外，这些第二模穴72位于该第一模穴71的四侧，这些第三模穴73连接这些第二模穴72，且这些第二模穴72及这些第三模穴73的深度皆大于该第一模穴71的深度。
参考图24，显示本发明用于半导体封装的上模具的第四实施例的剖面示意图。该用于半导体封装的上模具10用以制成该该第四实施例的半导体封装半成品6(配合参考图15及图16)，且包括数个第一模穴71及数个第二模穴72。这些第一模穴71用以制成该半导体封装半成品6的封胶体33的本体331。这些第二模穴72用以制成该半导体封装半成品6的封胶体33的外凸缘332。此外，这些第二模穴72位于这些第一模穴71的四侧，且这些第二模穴72的深度大于这些第一模穴71的深度。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如后述的权利要求书所列。

Claims (13)

1.一种半导体封装半成品，包括：
一承载板；及
至少一封胶体，位于该承载板的一表面上，该封胶体具有一本体及数个外凸缘，这些外凸缘位于该本体的外围，且这些外凸缘的高度大于该本体的高度。
2.如权利要求1的半导体封装半成品，更包括至少一芯片，电性连接至该承载板，且该至少一封胶体包覆该至少一芯片。
3.如权利要求2的半导体封装半成品，其中这些外凸缘定义出一空间，且至少一芯片位于该空间内。
4.如权利要求3的半导体封装半成品，其包括一封胶体及数个芯片，其中该封胶体具有四个外凸缘，分别位于该本体的四侧，这些外凸缘定义出该空间，且所有这些芯片位于该空间内。
5.如权利要求3的半导体封装半成品，其包括一封胶体及数个芯片，其中该封胶体具有二个外凸缘，分别位于该本体的相对的二侧，该二外凸缘定义出该空间，且所有这些芯片位于该空间内。
6.如权利要求3的半导体封装半成品，其包括一封胶体及数个芯片，其中该封胶体具有四个外凸缘且更具有数个内凸缘，这些外凸缘分别位于该本体的四侧，这些内凸缘的高度大于该本体的高度且连接这些外凸缘，这些外凸缘及这些内凸缘定义出数个次要空间，其中这些次要空间包含于该空间内，至少一芯片位于每一次要空间内。
7.如权利要求3的半导体封装半成品，其包括数个封胶体及数个芯片，其中每一该封胶体具有四个外凸缘，这些外凸缘分别位于每一该封胶体的本体的四侧，这些外凸缘定义出数个空间，至少一芯片位于每一空间内。
8.如权利要求1的半导体封装半成品，其中这些外凸缘的剖面为矩形或梯形。
9.如权利要求1的半导体封装半成品，其中每一外凸缘的上表面更包括一凹槽。
10.一种半导体封装工艺，包括：
(a)提供一承载板，该承载板具有数个芯片，且这些芯片电性连接至该承载板；
(b)形成至少一封胶体于该承载板上，以包覆这些芯片，该封胶体具有一本体及数个外凸缘，这些外凸缘位于该本体的外围，且这些外凸缘的高度大于该本体的高度；及
(c)进行切割步骤，以去除这些外凸缘。
11.如权利要求10的半导体封装工艺，其中步骤(b)形成一封胶体于该承载板上，该封胶体具有四个外凸缘，分别位于该本体的四侧，这些外凸缘定义出该空间，且所有这些芯片位于该空间内。
12.如权利要求10的半导体封装工艺，其中步骤(b)形成一封胶体于该承载板上，该封胶体具有二个外凸缘，分别位于该本体的相对的二侧，该二外凸缘定义出该空间，且所有这些芯片位于该空间内。
13.如权利要求10的半导体封装工艺，其中步骤(b)形成一封胶体于该承载板上，该封胶体具有四个外凸缘且更具有数个内凸缘，这些外凸缘分别位于该本体的四侧，这些内凸缘的高度大于该本体的高度且连接这些外凸缘，这些外凸缘及这些内凸缘定义出数个次要空间，其中这些次要空间包含于该空间内，至少一芯片位于每一次要空间内。
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CN110491791A (zh) * 2019-06-28 2019-11-22 江苏长电科技股份有限公司 一种改善超薄塑封体产品翘曲的模具及方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786269A (zh) * 2017-11-14 2019-05-21 蔡宜兴 降低封装基板翘曲的方法及半成品结构
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