CN101859601A - 对非易失性存储器器件编程的方法 - Google Patents

Abstract

本发明提供一种对非易失性存储器器件编程的方法。该方法将存储器单元从一个或一个以上第一逻辑状态编程为两个或两个以上第二逻辑状态。在所述方法中，向选定字线提供编程电压的数目，并且与第二逻辑状态相对应的验证电压被提供到所述选定字线。提供到所述选定字线的编程电压的数目根据第一逻辑状态中的每个与第二逻辑状态中的每个之间的阈值电压差而变化。

Description

对非易失性存储器器件编程的方法

相关专利申请的交叉引用

本申请要求2009年4月7日递交的韩国专利申请No.10-2009-0030008的优先权，其全部内容通过引用结合于此。

技术领域

本公开在此涉及半导体存储器器件，并且更具体而言，涉及非易失性存储器器件及其编程方法以及包括非易失性存储器器件的存储器系统。

背景技术

存储数据并使存储的数据能被读取的半导体存储器器件通常被分类为易失性存储器器件或非易失性存储器器件。

当与易失性存储器器件连接的电源被中断时，易失性存储器器件丢失其中存储的数据。易失性存储器器件的示例包括静态随机存取存储器(SRAM)器件、动态随机存取存储器(DRAM)器件和同步动态随机存取存储器(SDRAM)器件。即使当与非易失性存储器器件连接的电源被中断时，非易失性存储器器件保留其中存储的数据。非易失性存储器器件的示例包括只读存储器(ROM)器件、可编程只读存储器(PROM)器件、可擦除可编程只读存储器(EPROM)器件、电可擦除可编程只读存储器(EEPROM)器件、闪速存储器器件、相变随机存取存储器(PRAM)器件、磁随机存取存储器(MRAM)器件、电阻式随机存取存储器(RRAM)器件和铁电随机存取存储器(FRAM)器件。在这些非易失性存储器器件中，闪速存储器器件通常可以一般地被分类为NOR型闪速存储器器件或NAND型闪速存储器器件。

发明内容

在本发明构思的一些实施例中，提供一种用于对非易失性存储器器件进行编程以将存储器单元从一个或一个以上第一逻辑状态编程为两个或两个以上第二逻辑状态的方法。所述方法包括向选定字线提供一定数目的编程电压，并且向选定字线提供与第二逻辑状态相对应的验证电压。向选定字线提供的编程电压的数目根据每个第一逻辑状态与每个第二逻辑状态之间的阈值电压差而变化。

在一些实施例中，向选定字线提供编程电压的步骤包括：当第一逻辑状态中的每个与第二逻辑状态中的每个之间的阈值电压差大于基准值时，向选定字线提供两个或两个以上编程电压。

在其他实施例中，向选定字线提供编程电压的步骤包括：当第一逻辑状态包括擦除状态并且第二逻辑状态包括擦除状态和编程状态时，向选定字线提供一个编程电压。

在另外的实施例中，向选定字线提供编程电压的步骤包括：当第一逻辑状态包括擦除状态和第一编程状态并且第二逻辑状态包括擦除状态和第二至第四编程状态时，向选定字线顺序地提供第一和第二编程电压。

在又一实施例中，提供第一编程电压，以将具有第一逻辑状态中的擦除状态的存储器单元编程为第二编程状态。

在又一实施例中，提供第二编程电压，以将具有第一编程状态的存储器单元编程为第三或第四编程状态。

在又一实施例中，向选定字线提供编程电压的步骤包括：当第一逻辑状态包括擦除状态和第一至第三编程状态并且第二逻辑状态包括擦除状态和第四至第十编程状态时，向选定字线提供一个编程电压。

在又一实施例中，所述方法进一步包括：当存在编程失败的存储器单元时增加编程电压的电平，以及向选定字线提供具有增加电平的编程电压。

在本发明构思的其他实施例中，提供用于对非易失性存储器器件编程的方法，所述方法包括：执行存储器单元的第(n-1)比特编程操作(n：自然数)，并且执行存储器单元的第n比特编程操作。存储器单元的阈值电压在第(n-1)比特编程操作中变化了第一变化程度，并且存储器单元的阈值电压在第n比特编程操作中变化了第二变化程度。在第n比特编程操作的一个编程循环中提供的编程电压的数目和在第(n-1)比特编程操作的一个编程循环中提供的编程电压的数目根据第一变化程度和第二变化程度而进行变化。

在一些实施例中，当第一变化比第二变化大预定值时，在第(n-1)比特编程操作的一个编程循环中提供的编程电压的数目大于在第n比特编程操作的一个编程循环中提供的编程电压的数目。

附图说明

包括的附图用于提供对本发明构思的更一步的理解，并且被并入在本说明书中并构成说明书的一部分。附图示出本发明的构思的示例性实施例，并且与说明书一起用以说明本发明构思的原理。在附图中：

图1是根据本发明构思的实施例的存储器系统的框图；

图2是在图1示出的非易失性存储器器件的框图；

图3是图2示出的存储器单元阵列的框图；

图4是示出每个单元存储3比特的存储器单元阵列的页的框图；

图5是示出对存储器单元中的最低有效比特LSB编程的操作的图示；

图6是示出图5的LSB编程操作中的编程电压和验证电压的图示；

图7是示出对存储器单元中的中部有效比特CSB编程的操作的图示；

图8是示出图7的CSB编程操作中的编程电压和验证电压的图示；

图9是示出对存储器单元中的最高有效比特MSB编程的操作的图示；

图10是示出图9的MSB编程操作中的编程电压和验证电压的图示；

图11是示出根据本发明构思的实施例的非易失性存储器器件的编程操作的流程图；以及

图12是包括图1的存储器系统的计算系统的框图。

具体实施方式

下面将会参照附图来更详细地描述本发明构思的优选实施例。然而，本发明构思可以采用不同的形式实施并且不应该被理解为限于本文描述的实施例。而是，提供这些实施例，将会使本公开全面并且完整，并将向本领域的技术人员充分传达本发明构思的范围。

图1是根据本发明构思的实施例的存储器系统10的框图。

参照图1，根据本发明构思的实施例的存储器系统10包括控制器100和非易失性存储器器件200。

控制器100连接到主机和非易失性存储器器件200。控制器100向主机传送从非易失性存储器器件200读取的数据，并且在非易失性存储器器件200中存储从主机接收的数据。

控制器100可以包括随机存取存储器(RAM)、处理元件、主机接口和存储器接口。RAM可以用作处理元件的工作存储器。处理元件可以控制控制器100的整体操作。

主机接口可以包括用于在主机与控制器100之间交换数据的协议。例如，控制器100可以构造成用于通过各种接口协议之一与外部设备(例如，主机)进行通信，例如，所述各种接口协议是USB(通用串行总线)、MMC(多媒体卡)、PCI(外围组件接口)、PCI-E(PCI-高速)、ATA(高级技术附件)、串行-ATA、并行-ATA、SCSI(小型计算机小接口)、ESDI(增强型小型磁盘接口)和IDE(集成驱动电子器件)。

存储器接口可以与非易失性存储器器件200进行交互。控制器100可以进一步包括错误纠正块。错误纠正块可以构造为用于检测和纠正从非易失性存储器器件200读取的数据中的错误。

非易失性存储器器件200可以包括用于存储数据的存储器单元阵列、用于从/向存储器单元阵列中读取/写入数据的读电路/写电路、用于解码从外部设备接收到的地址并向读/写电路传送地址的地址解码器以及用于控制非易失性存储器器件200的整体操作的控制逻辑电路。后面将参照图2来详细地描述根据示例性实施例的非易失性存储器器件200。

控制器100和非易失性存储器器件200可以被集成到一个半导体器件中。作为示例，控制器100和非易失性存储器器件200可以被集成到一个半导体器件中，以构成存储器卡。例如，控制器100和非易失性存储器器件200可以被集成到一个半导体器件中，以构成PC卡(例如，PCMCIA(个人计算机存储器卡国际协会))、小型闪速卡(CF)、智能媒体卡(SM/SMC)，存储器棒、多媒体卡(例如，MMC、RS-MMC和MMCmicro)、SD卡(例如，SD、迷你SD和微SD)或通用闪速储存器(UFS)。

作为另一示例，控制器100和非易失性存储器器件200可以被集成到一个半导体器件中，以构成固态盘/驱动器(SSD)。当存储器系统10用作SSD时，连接到存储器系统10的主机的操作速度会显著提高。

作为另一示例，存储器系统10可以应用于计算机、便携式计算机、膝上型计算机、UMPC(超移动PC)、上网本、PDA、网络板(web tablet)、无线电话、移动电话、智能电话、数码相机、数字音频录音机/播放机、数字图片/视频录像机/播放机、能在无线环境中发送/接收信息的器件、组成家庭网络的各种电子设备之一、组成计算机网络的各种电子设备之一、组成远程信息处理网络的各种电子设备之一、或者组成固态驱动器(SSD)或计算系统(例如，存储器卡)的各种组件之一。

作为另一示例，非易失性存储器器件200或存储器系统10可以安装在各种类型的封装中。非易失性存储器器件200或存储器系统10的封装的示例包括层叠封装(POP)、球栅阵列(BGA)、芯片级封装(CSP)、塑封引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中管芯(die in waffle pack)、晶片形式的管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、公制方形扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外形封装(SSOP)、薄型小外形封装TSOP、系统级封装SIP、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理堆叠封装(WSP)。

在下文中，为了简单起见，在本发明构思的描述中，NAND闪速存储器器件是示例性的。然而，本发明构思不限于NAND闪速存储器器件。例如，本发明构思可以应用于其他非易失性存储器器件，包括ROM、PROM、EPROM、EEPROM、闪速存储器、PRAM、MRAM、RRAM和FRAM。

图2是在图1中示出的非易失性存储器器件200的框图。

参照图2，根据示例性实施例的非易失性存储器器件200包括存储器单元阵列210、地址解码器220、读/写电路230、储存器电路240和控制逻辑电路250。

存储器单元阵列210通过字线WL连接到地址解码器220，并且通过位线BL连接到读/写电路230。存储器单元阵列210包括多个存储器单元。例如，存储器单元的行连接到字线WL，并且存储器单元的列连接到位线BL。存储器单元被构造为每个单元存储1比特或者每个单元存储两比特或更多比特。后面将会参照图3来详细地描述存储器单元阵列210。

地址解码器220通过字线WL连接到存储器单元阵列210。地址解码220响应于控制逻辑电路250的控制而操作。地址解码器220从外部设备接收地址ADDR。例如，从图1的控制器100接收地址ADDR。

地址解码器220对接收到的地址ADDR之中的行地址进行解码，以选择字线WL。地址解码器220对接收到的ADDR之中的列地址进行解码，并且将其传送到读/写电路230。例如，地址解码器220包括行解码器、列解码器和地址缓冲器。

读/写电路230通过位线BL连接到存储器单元阵列210，并且通过数据线DL连接到储存器电路240。读/写电路230响应于控制逻辑电路250的控制而操作。读/写电路230响应于从地址解码器220接收的列地址来选择位线BL。

例如，读/写电路230在存储器单元阵列210中存储从储存器电路240中接收的数据。作为另一示例，读/写电路230向储存器电路240传送从存储器单元阵列210读取的数据。作为又一示例，读/写电路230在存储器单元阵列210的第二储存区中存储从存储器单元阵列210的第一储存区中读取的数据。例如，读/写电路230执行回写操作。

例如，读/写电路230包括页缓冲器和列选择电路。作为另一示例，读/写电路230包括读出放大器、写驱动器和列选择电路。

储存器电路240通过数据线DL连接到读/写电路230。储存器电路240响应于控制逻辑电路250的控制而进行操作。储存器电路240与外部设备交换数据。例如，储存器电路240与图1的控制器100交换数据。从外部设备接收的数据通过数据线DL被传送到读/写电路230。从读/写电路230接收的数据被输出到外部设备。例如，储存器电路240包括数据缓冲器。

控制逻辑电路250与地址解码器220、读/写电路230以及储存器电路240连接。控制逻辑电路250控制非易失性存储器器件200的整体操作。控制逻辑电路250响应于从外部设备接收的控制信号CTRL而进行操作。例如，从图1的控制器100接收控制信号CTRL。控制逻辑电路250包括编程控制器251。编程控制器251被构造为控制存储器单元阵列210的编程操作。后面将会参照图4至11来详细地描述编程控制器251的操作。

在图2中，编程控制器251被示出为控制逻辑电路250的组件。然而，本发明构思不限于此。例如，编程控制器251可以与控制逻辑电路250分离。

例如，编程控制器251通过数字电路、模拟电路或者其组合的硬件来实现。作为另一示例，编程控制器251可以通过在非易失性存储器器件200中驱动的软件来实现。作为又一示例，编程控制器251通过硬件和软件的组合来实现。

图3是在图2中示出的存储器单元阵列210的框图。

例如，存储器单元阵列210包括多个存储器块。为了简单起见，在图3中仅示出存储器单元阵列210的一个存储器块。例如，在图3中示出NAND闪速存储器器件的存储器单元阵列的一个存储器块。然而，正如前面提到的，要理解，非易失性存储器器件200不限于NAND闪速存储器器件。

参照图3，多个存储器单元串联连接，以形成串结构。存储器单元阵列210包括多个串，每个串包括串联连接的存储器单元。串选择晶体管SST连接在存储器单元串与对应的位线之间。地选择晶体管GST连接在存储器单元串与公共源线CSL之间。

存储器单元的行与字线WL1～WLn连接。例如，包括存储器单元MC1～MCm的行与字线WL2连接。串选择晶体管SST与串选择线SSL连接。地选择晶体管GST与地选择线GSL连接。字线WL1～WLn、地选择线GSL和串选择线SSL可以与图2的地址解码器220连接。存储器单元的列与字线BL1～BLm连接。例如，位线与连接到存储器单元的列的串选择晶体管SST连接。位线BL1～BLm可以与图2的读/写电路230连接。

例如，假设存储器单元MC1～MCm能够每个单元存储3比特。在这种情况下，在存储器单元MC1～MCm中存储的最低有效比特LSB形成最低有效页。在存储器单元MC1～MCm中存储的中部有效比特CSB形成中部有效页。在存储器单元MC1～MCm中存储的最高有效比特MSB形成最高有效页。

例如，假设选择与字线WL2连接的存储器单元MC1～MCm，用于编程操作。例如，假设如图3所示的存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8中分别编程′111′、′011′、′110′、′010′、′100′、′000′、′101′和′001′。

图4是示出每个单元存储3比特的存储器单元阵列210的页的框图。

在图4中，为了简单起见，省略存储器单元的示出。

参照图3和图4，连接到字线WL1的存储器单元形成3页，即LSB1、CSB1和MSB1。连接到字线WL2的存储器单元形成3页，即LSB2、CSB2和MSB2。连接到字线WL3的存储器单元形成3页，即LSB3、CSB3和MSB3。连接到字线WLn的存储器单元形成3页，即LSBn、CSBn和MSBn。

非易失性存储器器件200不限于每个单元具有3比特。例如，非易失性存储器器件200可以构造成每个单元存储′p′比特(p为任何自然数)。在这种情况下，要理解连接到每个字线的存储器单元可以形成′p′页。

图5是示出对存储器单元MC1～MCm中的最低有效比特LSB进行编程操作的图示。

参照图3至5，在对最低有效比特LSB进行编程之前，存储器单元MC1～MCm具有至少一个逻辑状态E1。例如，存储器单元MC1～MCm具有擦除状态E1。例如，假设具有擦除状态E1的存储器单元的阈值电压的平均值为电压VTE。

具有编程的最低有效比特LSB的存储器单元具有至少两个逻辑状态L1和L2。例如，存储器单元MC1～MCm具有擦除状态L1和编程状态L2。擦除状态L1表示最低有效比特′1′，并且编程状态L2表示最低有效比特′0′。例如，如参照图3所述，存储器单元MC1、MC2、MC7和MC8可以被编程为擦除状态L1，并且存储器单元MC3～MC6可以被编程为编程状态L2。验证电压VL1用于对最低有效比特′0′编程。例如，假设具有擦除状态L1的存储器单元的阈值电压的平均值为电压VTL1。例如，假设具有编程状态L2的存储器单元的阈值电压的平均值为电压VTL2。

下面的表1示出具有编程的最低有效比特LSB的存储器单元MC1～MCm。

表1

	MC1	MC2	MC3	MC4	MC5	MC6	MC7	MC8
									LSB	1	1	0	0	0	0	1	1

在下面的描述中，存储器单元的阈值电压的变化将会被编程的存储器单元的变化的平均值。例如，要理解，从擦除状态E1被编程为最低有效比特LSB的逻辑状态L2的存储器单元MC1、MC2、MC7和MC8的阈值电压的变化是电压VTL2与电压VTE之间的差(VTL2-VTE)。

图6是示出图5的LSB编程操作中的编程电压和验证电压的图示。

在图6中，横坐标轴表示时间T，并且纵坐标轴表示电压V的电平。

参照图3至6，将编程开始电压VPL1提供为选定字线WL2的编程电压。其后，向选定字线WL2提供验证电压VL1。

如果存在编程失败的存储器单元，则编程电压的电平从电平VPL1至电平VPL2增加了电压电平ΔV1。另外，向选定字线WL2提供增加的编程电压VPL2。此后，向选定字线WL2提供验证电压VL1。

如果存在编程失败的存储器单元，则编程电压的电平从电平VPL2至电平VPL3增加了电压电平ΔV2。另外，向选定字线WL2提供增加的编程电压VPL3。此后，向选定字线WL2提供验证电压VL1。

向选定字线施加编程电压以及向选定字线施加验证电压形成-个编程循环。在编程循环的每个迭代处，编程电压增加预定值。也就是说，执行递增步进脉冲编程(ISPP)操作。编程循环将迭代，直到所有存储器单元MC1～MCm都在编程中是通过的或者直到编程循环被执行预定次数为止。例如，图6示出编程循环迭代，直到编程电压达到电平VPLk为止。

如果要被编程为最低有效比特LSB的逻辑状态L2的存储器单元在编程中是通过的，则编程操作结束。也就是说，在编程为逻辑状态L2中已经通过的存储器单元中，将不发生耦合。

图7是示出对存储器单元中的中部有效比特CSB进行编程操作的图示。

参照图3、4和7，存储器单元MC1～MCm在编程之前具有至少一个逻辑状态。例如，存储器单元MC1～MCm具有擦除状态L1和编程状态L2。也就是说，存储器单元MC1～MCm存储有最低有效比特(LSB)数据。当中部有效比特CSB被编程时，存储器单元MC1～MCm具有至少两个逻辑状态。例如，存储器单元MC1～MCm具有擦除状态C1和编程状态C2～C4。

存储器单元可以从最低有效比特LSB的逻辑状态L1(LSB′1′)被编程为中部有效比特CSB的逻辑状态C1(CSB′1′)或中部有效比特CSB的逻辑状态C2(CSB′0′)。当存储器单元从最低有效比特LSB的逻辑状态L1被编程为中部有效比特CSB的逻辑状态C1时，存储器单元的阈值电压得以保持。当存储器单元从最低有效比特LSB的逻辑状态L1被编程为中部有效比特CSB的逻辑状态C2时，存储器单元的阈值电压的变化是电压VTC2与电压VTL1之间的差(VTC2-VTL1)。

存储器单元将从最低有效比特LSB的逻辑状态L2(LSB′0′)被编程为中部有效比特CSB的逻辑状态C3(CSB′0′)或中部有效比特CSB的逻辑状态C4(CSB′1′)。当存储器单元从最低有效比特LSB的逻辑状态L2被编程为中部有效比特CSB的逻辑状态C3时，存储器单元的阈值电压的变化是电压VTC3与电压VTL2之间的差(VTC3-VTL2)。当存储器单元从最低有效比特LSB的逻辑状态L2被编程为中部有效比特CSB的逻辑状态C4时，存储器单元的阈值电压的变化是电压VTC4与电压VTL2之间的差(VTC4-VTL2)。

当存储器单元MC1～MCm从最低有效比特LSB的逻辑状态L2被编程为中部有效比特CSB的逻辑状态C4时，在CSB编程操作中的存储器单元MC1～MCm的阈值电压变化ΔVT1最大。也就是说，在CSB编程操作中，来自从最低有效比特LSB的逻辑状态L2被编程为中部有效比特CSB的逻辑状态C4的存储器单元的耦合效应最大。

例如，如参照图3所述，存储器单元MC1～MC4可以被编程为具有CSB′1′。存储器单元MC5～MC8可以被编程为具有CSB′0′。下面的表2示出具有编程的最低有效比特LSB和中部有效比特CSB的存储器单元的状态。

表2

	MC1	MC2	MC3	MC4	MC5	MC6	MC7	MC8
									LSB	1	1	0	0	0	0	1	1
CSB	1	1	1	1	0	0	0	0

例如，假设一个编程电压用于执行CSB编程操作。从最低有效比特LSB的逻辑状态被编程为中部有效比特CSB的逻辑状态C1的存储器单元MC1和MC2被禁止编程。其他存储器单元MC3～MC8由编程电压编程。例如，存储器单元MC3～MC8由ISPP编程。

根据与施加到存储器单元的控制栅极的电压减去存储器单元的阈值和存储器单元的沟道电压后的结果相等的值，对存储器单元进行编程。也就是说，当施加一个编程电压时，存储器单元的编程速度随着存储器单元的阈值电压的降低而增加。

如图7所示，与最低有效比特LSB的逻辑状态L1相对应的存储器单元的阈值电压低于与最低有效比特LSB的逻辑状态L2相对应的存储器单元的阈值电压。因此，从逻辑状态L1被编程的存储器单元的阈值电压增加得比从逻辑状态L2被编程的存储器单元的阈值电压快。

因此，从最低有效比特LSB的逻辑状态L1被编程为中部有效比特CSB的逻辑状态C2的存储器单元MC7和MC8可以先于其他存储器单元MC3～MC6被编程。此后，编程通过(programmed-passed)的存储器单元MC7和MC8被禁止编程。

此后，被编程为逻辑状态C3的存储器单元MC5和MC6编程通过并且被禁止编程。此后，被编程为逻辑状态C4的存储器单元MC3和MC4编程通过。

也就是说，在存储器单元MC7和MC8被编程为中部有效比特CSB的逻辑状态C2之后，对要被编程为中部有效比特CSB的逻辑状态C3和C4的存储器单元MC3～MC6进一步执行编程操作。因此，被编程为逻辑状态C2的存储器单元MC7和MC8可以受到来自被编程为逻辑状态C3和C4的存储器单元MC3～MC6的耦合效应(具体来讲，F-多耦合效应)的影响。

从最低有效比特LSB的逻辑状态L2被编程为中部有效比特CSB的逻辑状态C3的存储器单元MC5和MC6的阈值电压的变化(VC2-VL1)可以导致相邻的存储器单元MC1～MC4和MC7～MCm的耦合(具体来讲，F-多耦合)。从最低有效比特LSB的逻辑状态L2被编程为中部有效比特CSB的逻辑状态C4的存储器单元MC3和MC4的阈值电压的变化ΔVT1可以导致相邻的存储器单元MC1、MC2和MC5～MCm的耦合(具体来讲，F-多耦合)。

例如，通过来自被编程为逻辑状态C3和C4的存储器单元的F-多耦合，可以增加被编程为中部有效比特CSB的逻辑状态C2的存储器单元的阈值电压。例如，通过来自被编程为逻辑状态C4的存储器单元的F-多耦合，可以增加被编程为逻辑状态C3的存储器单元的阈值电压。例如，在CSB编程操作中，从被编程为逻辑状态C4的存储器单元传送到被编程为逻辑状态C2的存储器单元的耦合效应可以是最大的。要理解，被编程为逻辑状态C2和C3的存储器单元可以由于耦合效应而被编程干扰。

为了防止由于耦合效应引起的编程干扰，根据本发明构思的非易失性存储器器件使用至少两个编程电压来执行CSB编程操作。

图8是示出图7的CSB编程操作中的编程电压和验证电压的图示。

在图8中，横坐标轴表示时间T，并且纵坐标轴表示电压V的电平。

参照图3、4、7和8，将两个编程开始电压VPCA1和VPCB1提供为选定字线WL2的编程电压。另外，向选定字线WL2提供验证电压VC1～VC3。验证电压VC1被用于确定被编程为逻辑状态C2的存储器单元的通过/失败。验证电压VC2被用于确定被编程为逻辑状态C3的存储器单元的通过/失败。验证电压VC3被用于确定被编程为逻辑状态C4的存储器单元的通过/失败。此后，编程电压VPCA1和VPCB1的电平增加并且编程循环进行迭代。也就是说，执行ISPP编程操作。

编程操作将进行迭代，直到所有的存储器单元MC1～MCm是编程通过的或者直到编程循环被执行预定次数为止。例如，图8示出程序循环迭代，直到编程电压分别达到电平VPCAk和电平VPCBk为止。如上所述，提供到选定字线WL2的编程电压和验证电压形成一个编程循环。

例如，编程电压VPCA1～VPCAk可以被用于将存储器单元编程为逻辑状态C2。例如，当向选定字线WL2提供编程电压VPCA1～VPCAk时，存储器单元MC7和MC8可以被编程。另外，当向选定字线WL2提供编程电压VPCA1～VPCAk时，存储器单元MC3～MC6可以被禁止编程。

例如，编程电压VPCB1～VPCBk可以被用于将储存单元编程为逻辑状态C2和C4。例如，当向选定字线WL2提供编程电压VPCB1～VPCBk时，存储器单元MC3～MC6可以被编程。另外，当向选定字线WL2提供编程电压VPCB1～VPCBk时，存储器单元MC7和MC8可以被禁止编程。

例如，编程电压(VPCB1～VPCBk之一)可以具有用于编程逻辑状态C3的电平和用于编程逻辑状态C4的电平之间的电平。例如，当编程电压(VPCB1～VPCBk之一)被施加到选定字线WL2时，正电压可以被施加到与要被编程为逻辑状态C3的存储器单元MC5和MC6相对应的位线BL5和BL6。施加到位线BL5和位线BL6的正电压将具有比用于对存储器单元MC5和MC6禁止编程的电压低的电平。也就是说，存储器单元MC5和MC6不会通过施加到位线BL5和BL6的正电压而被禁止编程。

当正电压施加到位线BL5和BL6时，存储器单元MC5和MC6的沟道也由正电压来偏置。存储器单元MC5和MC6的控制栅极电压和沟道电压之间的差将小于编程电压的电平(VPCB1～VPCBk之一)。也就是说，在存储器单元MC5和MC6中，由编程电压(VPCB1～VPCBk之一)造成的编程效果降低。因此，可以防止存储器单元MC5和MC6由于具有比用于将存储器单元MC5和MC6编程为逻辑状态C3的编程电压电平高的电平的编程电压(VPCB1～VPCBk之一)而被过编程(over-programmed)。

接地电压(Vss)可以被施加到与被编程为逻辑状态C4的存储器单元MC3和MC4相对应的位线BL3和BL4。也就是说，存储器单元MC3和MC4可以通过编程电压(VPCB1～VPCBk之一)来编程。

在CSB编程操作中，具有最低有效比特LSB的逻辑状态L1的存储器单元的阈值电压可以通过编程电压(VPCA1～VPCAk之一)来增加。另外，具有最低有效比特LSB的逻辑状态L2的存储器单元的阈值电压可以通过编程电压(VPCB1～VPCBk之一)来增加。在一个编程循环中，顺序地施加用于将存储器单元编程为逻辑状态C2的编程电压(VPCA1～VPCAk之一)以及用于将存储器单元编程为逻辑状态C3和C4的编程电压(VPCB1～VPCBk之一)。另外，在一个编程循环中施加的第一编程电压(VPCA1～VPCAk之一)的电平低于第二编程电压(VPCB1～VPCBk之一)的电平。

也就是说，在一个编程循环中，从最低有效比特LSB的逻辑状态L1被编程为中部有效比特CSB的逻辑状态C2的存储器单元的阈值电压通过第一编程电压(VPCA1～VPCAk之一)增加。另外，在编程循环中，从最低有效比特LSB的逻辑状态L1被编程为中部有效比特CSB的逻辑状态C3和C4的存储器单元的阈值电压通过第二编程电压(VPCB1～VPCBk之一)增加。

如图7所示，从最低有效比特LSB的逻辑状态L1被编程的存储器单元的阈值电压的平均值VTL1大于从最低有效比特LSB的逻辑状态L2被编程的存储器单元的阈值电压的平均值VTL2。在一个编程循环中，向从逻辑状态L1编程的存储器单元提供的第一编程电压(VPCA1～VPCAk之一)高于向从逻辑状态L2编程的存储器单元提供的第二编程电压(VPCB1～VPCBk之一)。因此，从逻辑状态L1被编程的存储器单元的阈值电压的增量将类似于从逻辑状态L2被编程的存储器单元的阈值电压的增量。因此，被编程为逻辑状态C2的存储器单元MC7和MC8的编程操作与被编程为逻辑状态C3和C4的存储器单元MC3～MC6的编程操作可以以相似的次数完成。

例如，存储器单元MC7和MC8可以被编程为逻辑状态C2，存储器单元MC5和MC6可以被编程为逻辑状态C3，并且接着，存储器单元MC3和MC4可以被编程为逻辑状态C4。

作为另一示例，存储器单元MC5和MC6可以被编程为逻辑状态C3，存储器单元MC7和MC8可以被编程为逻辑状态C2，并且接着，存储器单元MC3和MC4可以被编程为逻辑状态C4。

作为另一示例，存储器单元MC5和MC6可以被编程为逻辑状态C3，存储器单元MC3和MC4可以被编程为逻辑状态C4，并且接着，存储器单元MC7和MC8可以被编程为逻辑状态C2。

当存储器单元MC3～MCm在相似的时间处被编程时，被编程存储器单元的阈值电压的增加程度可以由于来自被编程存储器单元的耦合而减少。也就是说，非易失性存储器器件200在CSB编程操作的一个编程循环中向选定字线WL2提供至少两个编程电压，从而减小耦合效应。要理解，在CSB编程操作的一个编程循环中，可以向选定字线WL2提供大于两个的编程电压。

图9是示出对存储器单元中的最高有效比特MSB进行编程操作的图示。

参照图3、4和9，存储器单元MC1～MCm在编程之前具有至少一种逻辑状态。例如，存储器单元MC1～MCm可以具有擦除状态L1和编程状态C2～C4。也就是说，存储器单元MC1～MCm可以存储有最低有效比特(LSB)数据和中部有效比特(CSB)数据。当中部有效比特CSB被编程时，存储器单元MC1～MCm可以具有至少两种逻辑状态。例如，存储器单元MC1～MCm可以具有擦除状态C1和编程状态C2～C4。

例如，假设最高有效比特MSB的逻辑状态M1的阈值电压的平均值为电压VTM1。假设逻辑状态M2的阈值电压的平均值为电压VTM2。假设逻辑状态M3的阈值电压的平均值为电压VTM3。假设逻辑状态M4的阈值电压的平均值为电压VTM4。假设逻辑状态M5的阈值电压的平均值为电压VTM5。假设逻辑状态M6的阈值电压的平均值为电压VTM6。假设逻辑状态M7的阈值电压的平均值为电压VTM7。假设逻辑状态M8的阈值电压的平均值为电压VTM8。

存储器单元可以从中部有效比特CSB的逻辑状态C1(LSB′1′和CSB′1′)被编程为最高有效比特MSB的逻辑状态M1(MSB′1′)或最高有效比特MSB的逻辑状态M2(MSB′0′)。当存储器单元从中部有效比特CSB的逻辑状态C1被编程为最高有效比特MSB的逻辑状态M1时，存储器单元的阈值电压得以保持。当存储器单元从中部有效比特CSB的逻辑状态C1被编程为最高有效比特MSB的逻辑状态M2时，存储器单元的阈值电压的变化为电压VTM2与电压VTC1之间的差(VTM2-VTC1)。

存储器单元可以从中部有效比特CSB的逻辑状态C2(LSB′1′和CSB′0′)被编程为最高有效比特MSB的逻辑状态M3(MSB′0′)或最高有效比特MSB的逻辑状态M4(MSB′1′)。当存储器单元从中部有效比特CSB的逻辑状态C2被编程为最高有效比特MSB的逻辑状态M3时，存储器单元的阈值电压的变化为电压VTM3与电压VTC2之间的差(VTM3-VTC2)。当存储器单元从中部有效比特CSB的逻辑状态C2被编程为最高有效比特MSB的逻辑状态M4时，存储器单元的阈值电压的变化为电压VTM4与电压VTC2之间的差(VTM4-VTC2或ΔVT2)。

存储器单元可以从中部有效比特CSB的逻辑状态C3(LSB′0′和CSB′0′)被编程为最高有效比特MSB的逻辑状态M5(MSB′1′)或者最高有效比特MSB的逻辑状态M6(MSB′0′)。当存储器单元从中部有效比特CSB的逻辑状态C3被编程为最高有效比特MSB的逻辑状态M5时，存储器单元的阈值电压的变化为电压VTM5与电压VTC3之间的差(VTM5-VTC3)。当存储器单元从中部有效比特CSB的逻辑状态C3被编程为最高有效比特MSB的逻辑状态M6时，存储器单元的阈值电压的变化为电压VTM6与电压VTC3之间的差(VTM6-VTC3或ΔVT3)。

存储器单元可以从中部有效比特CSB的逻辑状态C4(LSB′0′和CSB′1′)被编程为最高有效比特MSB的逻辑状态M7(MSB′0′)或者最高有效比特MSB的逻辑状态M8(MSB′1′)。当存储器单元从中部有效比特CSB的逻辑状态C4被编程为最高有效比特MSB的逻辑状态M7时，存储器单元的阈值电压的变化为电压VTM7与电压VTC4之间的差(VTM7-VTC4)。当存储器单元从中部有效比特CSB的逻辑状态C4被编程为最高有效比特MSB的逻辑状态M8时，存储器单元的阈值电压的变化为电压VTM8与电压VTC4之间的差(VTM8-VTC4或ΔVT4)。

例如，如参照图3所描述的，存储器单元MC1、MC3、MC5和MC7可以被编程为具有MSB′1′。存储器单元MC2、MC4、MC6和MC8可以被编程为具有MSB′0′。下面的表3示出最低有效比特LSB、中部有效比特CSB和最高有效比特MSB被编程的存储器单元的状态。

表3

	MC1	MC2	MC3	MC4	MC5	MC6	MC7	MC8
									LSB	1	1	0	0	0	0	1	1
CSB	1	1	1	1	0	0	0	0
									MSB	1	0	1	0	1	0	1	0

从中部有效比特CSB的逻辑状态C2被编程的存储器单元的阈值电压变化中的较大者为ΔVT2。从中部有效比特CSB的逻辑状态C3被编程的存储器单元的阈值电压变化中的较大者为ΔVT3。从中部有效比特CSB的逻辑状态C4被编程的存储器单元的阈值电压变化中的较大者为ΔVT4。

在MSB编程操作中存储器单元的阈值电压变化(ΔVT2、ΔVT3或ΔVT4)小于在CSB编程操作中存储器单元的阈值电压变化(ΔVT1)。也就是说，在MSB编程操作中的耦合效应将小于在CSB编程操作中的耦合效应。

如果在MSB编程操作中的阈值电压的变化小于预定值(即，如果耦合效应小于预定量)，则能够通过对MSB编程操作的一个编程循环中向选定字线WL2提供一个编程电压来执行编程操作。也就是说，如果阈值电压的变化小于预定值，则可以减少在一个编程循环中对选定字线WL提供的编程电压的数目。

图10是示出图9的MSB编程操作中的编程电压和验证电压的图示。

在图10中，横坐标表示时间T，并且纵坐标表示电压V的电平。

参照图3、4、9和10，将编程开始电压VPM1作为编程电压提供到选定字线WL2。另外，对选定字线WL2提供验证电压VM1～VM7。验证电压VM1可以被用于确定被编程为逻辑状态M2的存储器单元的通过/失败。验证电压VM2可以被用于确定被编程为逻辑状态M3的存储器单元的通过/失败。验证电压VM3可以被用于确定被编程为逻辑状态M4的存储器单元的通过/失败。验证电压VM4可以被用于确定被编程为逻辑状态M5的存储器单元的通过/失败。验证电压VM5可以被用于确定被编程为逻辑状态M6的存储器单元的通过/失败。验证电压VM6可以被用于确定被编程为逻辑状态M7的存储器单元的通过/失败。验证电压VM7可以被用于确定被编程为逻辑状态M8的存储器单元的通过/失败。此后，可以执行ISPP编程操作。

迭代地执行编程操作，直到所有存储器单元MC1～MCm通过编程为止或直到编程循被执行预定次数为止。例如，图10示出编程循环迭代直到编程电压达到电平VPMk为止。如上所述，向选定字线WL2提供编程电压和验证电压形成一个编程循环。

存储器单元MC1～MCm可以由编程电压VPM1～VPMk编程。例如，存储器单元MC2～MCm(要被编程为编程状态M1的存储器单元MC1除外)可以被设定为可编程状态。当施加编程电压时，存储器单元MC2的阈值电压从逻辑状态C1增加到逻辑状态M2。存储器单元MC8的阈值电压从逻辑状态C2增加到逻辑状态M3。存储器单元MC7的阈值电压从逻辑状态C2增加到逻辑状态M4。存储器单元MC5的阈值电压从逻辑状态C3增加到逻辑状态M5。存储器单元MC6的阈值电压从逻辑状态C3增加到逻辑状态M6。存储器单元MC4的阈值电压从逻辑状态C4增加到逻辑状态M7。存储器单元MC3的阈值电压从逻辑状态C4增加到逻辑状态M8。

如参照图5和图6所描述的，当在一个编程循环中提供一个编程电压时，存储器单元可以按其阈值电压电平升高的顺序来通过编程。

当存储器单元MC2的阈值电压达到验证电压VM1时，存储器单元MC2可以是编程通过的。当在存储器单元MC2的编程通过之后执行其他存储器单元的编程操作时，将导致与存储器单元MC2的耦合。在存储器单元MC2的编程通过之后由编程操作引起的阈值电压的变化将为电压ΔVT2、ΔVT3和ΔVT4。也就是说，传送到编程通过的存储器单元MC2的耦合效应对应于阈值电压的变化ΔVT2、ΔVT3和ΔVT4。

当存储器单元MC8的阈值电压达到验证电压VM2时，存储器单元MC8可以是编程通过的。传送到编程通过的存储器单元MC2的耦合效应对应于阈值电压的变化ΔVT3和ΔVT4。当存储器单元MC7的阈值电压达到验证电压VM3时，存储器单元MC7可以是编程通过的。传送到编程通过的存储器单元MC2的耦合效应对应于阈值电压的变化ΔVT3和ΔVT4。

当存储器单元MC5的阈值电压达到验证电压VM4时，存储器单元MC5可以是编程通过的。传送到编程通过的存储器单元MC2的耦合效应对应于阈值电压的变化ΔVT4。当存储器单元MC6的阈值电压达到验证电压VM5时，存储器单元MC6可以是编程通过的。传送到编程通过的存储器单元MC2的耦合效应对应于阈值电压的变化ΔVT4。

当存储器单元MC4的阈值电压达到验证电压VM6时，存储器单元MC4可以是编程通过的。当存储器单元MC3的阈值电压达到验证电压VM7时，存储器单元MC3可以是编程的。

在MSB编程操作中的阈值电压的变化ΔVT2、ΔVT3或ΔVT4小于参照图7和图8所描述的CSB编程操作中的阈值电压的变化ΔVT4。也就是说，在MSB编程操作中的耦合效应小于在CSB编程操作中的耦合效应。因此，要理解，即使在一个编程循环中提供一个编程电压以执行编程操作时，也能够阻止/减小在MSB编程操作中的编程干扰。

如上所述，存储器单元MC1～MC8通过在一个编程循环中提供的一个编程电压而从一个或一个以上逻辑状态C1～C4被编程为两个或两个以上逻辑状态M1～M8。

参照图8所描述的编程方法在一个编程循环中向选定字线WL2提供至少两个编程电压(例如，第一和第二编程电压)。当施加第一编程电压时，存储器单元被编程为逻辑状态C2。此时，对于对要被编程为逻辑状态C3和C4的存储器单元禁止编程来说，偏置时间是必要的。当施加第二编程电压时，存储器单元被编程为逻辑状态C3和C4。此时，对于对要被编程为逻辑状态C2的存储器单元禁止编程来说，偏置时间是必要的。

也就是说，根据参照图8所描述的编程方法，有必要在一个编程循环中提供至少两个编程电压，以将存储器单元编程为逻辑状态C 1～C4。另一方面，根据参照图10所描述的编程方法，有必要在一个编程循环中提供一个编程电压，以将存储器单元编程为逻辑状态M1～M8。要理解，参照图10所描述的编程方法的编程速度高于参照图8所描述的编程方法的编程速度。另外，如上所述，要理解，参照图8所描述的编程方法的耦合减小效应高于参照图10所描述的编程方法的耦合减小效应。

根据本发明构思的非易失性存储器器件根据在编程操作中存储器单元的阈值电压的变化(即，耦合效应)，改变在一个编程循环中向选定字线提供的编程电压的数目。因此，与参照图8所描述的CSB编程操作相类似，如果阈值电压的变化(即，耦合效应)大于基准值，则执行用于减小耦合效应的编程操作。例如，可以执行参照图7和8所描述的编程方法。例如，在一个编程循环中，可以向选定字线提供至少两个编程电压。

与参照图9和10所描述的MSB编程操作相类似，如果阈值电压的变化(即，耦合效应)小于基准值，则执行用于增加编程速度的编程操作。例如，可以执行参照图9和10所描述的编程操作。例如，可以减少一个编程循环中向选定字线提供的编程电压的数目。

与参照图5和6所描述的LSB编程操作相类似，如果在字线方向中不存在耦合，则执行用于提高编程速度的编程操作。例如，可以在一个编程循环中，向选定字线提供一个编程电压。

例如，可以根据编程干扰发生的频率来确定与阈值电压变化相比较的基准值。例如，用于提高编程速度的编程操作可以被设定为基本编程操作。在用于提高编程速度的编程操作中，由耦合效应引起的读错误发生时的阈值电压变化(即，耦合效应)可以被设定为基准值。

例如，可以通过预封装(ante-package)测试来检测基准值，然后将该基准值保存在非易失性存储器器件200中。例如，可以通过后封装(post-package)测试来检测基准值，然后将该基准值保存在非易失性存储器器件200中。例如，可以在非易失性存储器器件200的测试模式下检测和更新基准值。

例如，将根据已检测到的基准值来设定在一个编程循环中向选定字线提供编程电压的数目。例如，将设定在从存储器单元的最低有效比特LSB开始的第(n-1)比特(n：任何正整数)的编程操作的一个编程循环中向选定字线提供编程电压的数目。非易失性存储器器件200可以根据选定页的编程操作中的耦合效应来控制对应页的编程操作。

图11是示出根据本发明构思的实施例的非易失性存储器器件200的编程操作的流程图。

参照图11，在步骤S110中，非易失性存储器器件200接收编程数据。例如，将从图1的控制器100接收编程数据。

在步骤S120中，确定编程电压的数目。例如，编程控制器251将在接收到的程序数据的编程操作中的阈值电压变化(即，耦合效应)与基准值比较。根据比较结果，编程控制器251确定在接收到的编程数据的编程操作的一个编程循环中向选定字线提供的编程电压的数目。

例如，如果阈值电压变化(即耦合效应)大于基准值，则将执行如图7和8中所示的用于减小耦合效应的编程操作。也就是说，在编程操作的一个编程循环中向选定字线提供至少两个编程电压(S130)。

另一方面，例如，如果阈值电压变化(即，耦合效应)小于基准值，则将执行如图9和10中所示的用于提高编程速度的编程操作。也就是说，在编程操作的一个编程循环中向选定字线提供的编程电压的数目将被减少。例如，在编程操作的一个编程循环中向选定字线提供至少一个编程电压(S130)。

作为另一示例，编程控制器251将根据从存储器单元的最低有效比特LSB开始的存储有编程数据的比特来执行预设的编程操作。例如，如参照图9和10所描述的，在阈值电压变化(即，耦合效应)小于基准值的位编程操作中，将执行参照图9和10所描述的编程操作。例如，如参照图7和9所描述的，在阈值电压的变化(即，耦合效应)大于基准值的位编程操作中，将执行参照图7和图8所描述的编程操作。

例如，编程控制器251将被设定为改变最低有效比特、中部有效比特和最高有效比特的编程操作。例如，编程控制器251将被设定为改变在MSB编程操作的一个编程循环中向选定字线提供的编程电压的数目。

如上所述，根据本发明构思的非易失性存储器器件200可以根据耦合效应的大小来选择性地执行用于减小耦合效应的编程操作和用于提高编程速度的编程操作。

在上述实施例中，每个单元存储3比特的闪速存储器器件在本发明构思的描述中是示例性的。然而，要理解，本发明的构思不限于每个单元存储3比特的闪速存储器器件。例如，要理解，本发明构思可以应用于每个单元存储n比特的存储器器件(n：任何正整数)。另外，本发明构思可以应用于各种非易失性存储器器件，包括ROM、PROM、EPROM、EEPROM、闪速存储器、PRAM、MRAM、RRAM和FRAM。

图12是包括图1的存储器系统10的计算系统300的框图。

参照图12，根据本发明构思的实施例的计算系统300包括中央处理元件(CPU)310、随机存取存储器(RAM)320、用户接口330、电源元件340和存储器系统10。

存储器系统10通过系统总线350电连接到CPU 310、RAM 320、用户接口330和电源元件340。通过用户接口330提供的或被CPU 310处理的数据存储在存储器系统10中。存储器系统10包括控制器100和非易失性存储器器件200。

当存储器系统10被提供为固态盘(SSD)时，计算系统300的启动速度会大大地提高。尽管图12中未示出，但本领域技术人员将清楚地知道计算系统300可以进一步包括应用芯片组和照相图像处理器。

根据上述本发明构思，在耦合效应强于基准值的编程操作中的编程电压的数目大于耦合效应弱于基准值的编程操作中的编程电压的数目，因此减小耦合效应并且缩短编程时间。

以上公开的主题将被认为是示例性的而并非限制性的，并且所附的权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这样的修改、增强和其他实施例。因此，为了最大化法律许可的范围，本发明构思的范围由以下权利要求及其等同物的最广泛的可能解释来确定，并且将不会受前述详细描述的约束或限制。

Claims (10)

1.一种用于对非易失性存储器器件进行编程以将存储器单元从一个或一个以上第一逻辑状态编程为两个或两个以上第二逻辑状态的方法，所述方法包括：

向选定字线提供一定数目的编程电压；以及

向所述选定字线提供与所述第二逻辑状态相对应的验证电压，

其中，根据每个所述第一逻辑状态与每个所述第二逻辑状态之间的阈值电压差，来改变向所述选定字线提供的所述编程电压的所述数目。

2.根据权利要求1所述的方法，其中，向所述选定字线提供编程电压的步骤包括：当每个所述第一逻辑状态与每个所述第二逻辑状态之间的阈值电压差大于基准值时，向所述选定字线提供两个或两个以上编程电压。

3.根据权利要求1所述的方法，其中，向所述选定字线提供所述编程电压的步骤包括：当所述第一逻辑状态包括擦除状态并且所述第二逻辑状态包括擦除状态和编程状态时，向所述选定字线提供一个编程电压。

4.根据权利要求1所述的方法，其中，向所述选定字线提供所述编程电压的步骤包括：当所述第一逻辑状态包括擦除状态和第一编程状态并且所述第二逻辑状态包括擦除状态和第二编程状态至第四编程状态时，向所述选定字线顺序地提供第一编程电压和第二编程电压。

5.根据权利要求4所述的方法，其中，提供所述第一编程电压，以将具有所述第一逻辑状态中的所述擦除状态的所述存储器单元编程为所述第二编程状态。

6.根据权利要求5所述的方法，其中，提供所述第二编程电压，以将具有所述第一编程状态的所述存储器单元编程为所述第三编程状态或第四编程状态。

7.根据权利要求1所述的方法，其中，向所述选定字线提供所述编程电压的步骤包括：当所述第一逻辑状态包括擦除状态和第一编程状态至第三编程状态并且所述第二逻辑状态包括擦除状态和第四编程状态至第十编程状态时，向所述选定字线提供一个编程电压。

8.根据权利要求1所述的方法，进一步包括：

当存在编程失败的存储器单元时，增加所述编程电压的电平；以及

将具有增加电平的所述编程电压提供到所述选定字线。

9.一种对非易失性存储器器件编程的方法，包括：

执行存储器单元的第(n-1)比特编程操作，其中n为自然数；以及执行存储器单元的第n比特编程操作，

其中，所述存储器单元的阈值电压在所述第(n-1)比特编程操作中变化了第一变化程度，所述存储器单元的阈值电压在所述第n比特编程操作中变化了第二变化程度，以及在所述第n比特编程操作的一个编程循环中提供的编程电压数目和在所述第(n-1)比特操作的一个编程循环中提供的编程电压数目根据所述第一变化程度和第二变化程度而进行变化。

10.根据权利要求9所述的方法，其中，当所述第一变化程度超过所述第二变化程度至少预定值时，所述第(n-1)比特编程操作的一个编程循环中提供的编程电压数目大于所述第n比特编程操作的一个编程循环中提供的编程电压数目。

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