CN101858955A - 用于使用发送器和接收器来进行边界扫描测试的技术 - Google Patents

Abstract

本发明公开了一种使用发送器和接收器来进行边界扫描测试的技术。其中公开了一种测试驱动器发送器在边界扫描测试操作期间通过电阻端接电路向第一管脚驱动测试信号以测试板上的部件。一种测试接收器在边界扫描测试操作期间通过第二管脚和耦合到第二管脚的通行门接收测试信号。通过回送电路在回送操作期间向测试接收器发送测试信号。

Description

用于使用发送器和接收器来进行边界扫描测试的技术

技术领域

本发明涉及电子电路并且具体地涉及用于使用发送器电路和接收器电路来进行边界扫描测试的技术。

背景技术

IEEE高级数字网络边界扫描测试标准1149.6是一种除了由IEEE标准1149.1具体说明的可测试性规定之外还为向集成电路(IC)添加的可测试性电路提供设计指南的标准。

发明内容

根据一些实施例，一种测试驱动器发送器电路在边界扫描测试操作期间通过电阻端接电路向第一管脚驱动测试信号以测试板上的部件。一种测试接收器在边界扫描测试操作期间通过第二管脚和耦合到第二管脚的通行门接收测试信号。根据另一实施例，通过回送电路在回送操作期间向测试接收器发送测试信号。

本发明的各种目的、特征和优点将在考虑以下具体实施方式和附图时变得清楚。

附图说明

图1A-图1B图示了根据本发明实施例的用于发送测试信号的JTAG发送器电路的例子；

图2A-图2B图示了根据本发明实施例的用于接收测试信号的JTAG接收器电路的例子；

图3是包括本发明方面的现场可编程门阵列(FPGA)的简化部分框图；

图4示出了可以实施本发明技术的示例性的数字系统的框图。

具体实施方式

在板上具有含数以千计管脚的大量集成电路(IC)和复杂系统互作用的大型系统中，已经变得非常难以调试系统故障。系统中或者板上的多个集成电路中一个的故障或者缺陷可能引起故障。板上的故障和缺陷包括焊料溢出、管脚之间短接、与电源电压VDD或者接地短接、静电放电(ESD)故障和在组装期间的其它故障。

系统内测试有益于对板上的故障快速定位。AC JTAG 1149.6规范讨论了板的边界扫描测试，其中信号路径利用差动信令和/或AC耦合技术。AC指代交流，而JTAG指代联合测试工作组。然而，JTAG1149.6标准的采用率已经由于其给集成电路(IC)设计者带来的附加负担而显得缓慢，其中低速测试和高速管脚共存于相同IC上。

图1A-图1B图示了用于发送测试信号的JTAG发送器电路例子。用于图1A-图1B中所示JTAG发送器电路的实施实现了全缺陷测试而对发送器在数据发送操作期间(例如在任务模式期间)的性能具有最少影响。

在一个集成电路上制作的图1A-图1B中所示电路包括发送器驱动器电路101、预驱动器电路102和112、JTAG发送器驱动器电路103和113、解码器电路块104、通行门105和115、电阻器106和116、AND门107和117、缓存器电路120、边界扫描寄存器(BSR)121和122以及输出管脚110A-110B。图1A中所示驱动器101和输出管脚110A-110B是相同集成电路上的图1B中所示相同驱动器101和输出管脚110A-110B。可以在任一类集成电路如现场可编程门阵列(FPGA)或者专用集成电路(ASIC)上制作图1A-图1B中所示电路。

在数据发送操作期间，输出管脚110A-110B可以耦合到相同集成电路上的输入管脚或者通过板上的连接来耦合到另一集成电路上的输入管脚。AC JTAG操作是指边界扫描测试模式，在该模式期间图1A-图1B的JTAG发送器电路通过板上的AC耦合部件来发送测试信号。在AC JTAG操作期间，输出管脚110A-110B耦合到接收器电路中的输入管脚。在图1A-图1B中所示例子中，输出管脚110A-110B分别通过电容器108-109来AC耦合到输入管脚。电容器108-109位于板上。

发送器驱动器电路101接收单端数据信号TXDATA。在数据发送操作期间，发送器驱动器电路101将单端数据信号TXDATA转换成模拟差动数据信号、然后向管脚110A-110B驱动模拟差动数据信号。

向通行门105的输入端和向通过门115的输入端发送控制信号BSMODE。控制信号BSMODE的逻辑状态确定通行门105和115的导通状态。因此，控制信号BSMODE的逻辑状态确定通行门105和115为闭合(即导通以允许电流流动)还是关断(即非导通以阻止电流流动)。通行门105、115和这里描述的其它通行门可以包括并联耦合在一起的一个、两个或者更多晶体管。开关也可以实施这里描述的通行门。通行门也称为传输门。

向发送器驱动器电路101的使能输入端发送控制信号TXEN。TXEN的逻辑状态确定发送器驱动器电路101为通电还是断电。当发送器驱动器电路101通电时，发送器驱动器电路101向管脚110A-110B驱动作为差动输出电压信号的TXDATA电压数据信号。当发送器驱动器电路101断电时，发送器驱动器电路101处于高阻抗状态并且没有向管脚110A-110B驱动作为差动输出电压信号的TXDATA电压数据信号。

从解码器104向JTAG驱动器电路103的使能输入端和向JTAG驱动器电路113的使能输入端发送控制信号JDRVEN。解码器104响应于输入控制信号BSMODE来生成JDRVEN信号。信号JDRVEN的逻辑状态确定JTAG驱动器电路103和113为通电还是断电。当JTAG驱动器电路103和113通电时，JTAG驱动器电路103和113分别向电阻器106和116驱动预驱动器电路102和112的输出信号。当JTAG驱动器电路103和113断电时，JTAG驱动器电路103和113处于高阻抗状态并且没有分别向电阻器106和116驱动来自预驱动器电路102和112的信号。

BSMODE控制信号确定图1A-图1B的电路是在数据发送操作中还是在AC JTAG操作中工作。在发送器驱动器电路101的数据发送操作期间，控制信号BSMODE处于闭合通行门105和115的逻辑状态。因而，通行门105将电阻器106耦合到共模电压VCM，而通行门115将电阻器116耦合到共模电压VCM。

缓存器电路120将在通行门105和115接收到的共模电压信号VCM驱动成基于共模参考电压VCMREF的恒定稳定电压。缓存器120可以例如是使VCM等于VCMREF的单位增益缓存器。VCM可以驱动成任何适当电压(例如0.6-0.7伏特)。

同样在发送器驱动器电路101的数据发送操作期间，控制信号TXEN使发送器驱动器电路101通电，而控制信号JDRVEN使JTAG驱动器电路103和113断电，从而它们处于高阻抗状态。在数据发送操作中，发送器驱动器电路101响应于输入的数据信号TXDATA向管脚110A-110B发送模拟串行差动电压数据信号。发送器驱动器电路101可以向管脚110A-110B驱动具有高频(例如1-10GHz)的差动数据信号。

端接电阻器106和116具有可调电阻值。电阻器和/或晶体管的网络可以实施各电阻器106和116。例如，各电阻器106和116可以包括耦合到通行门的电阻器。可以调节端接电阻器106和116的电阻以分别匹配耦合到管脚110A-110B的传输线的特征阻抗以减少或者消除信号反射。可以通过改变电阻器106和116中的通行门的导通状态以在不同配置中耦合电阻器从而提供不同净电阻值来调节端接电阻器106和116的电阻。例如，可以调节各电阻器106和116的电阻等于50欧姆。

在AC JTAG操作期间，BSMODE控制信号处于关断通行门105和115的逻辑状态。在AC JTAG操作期间，通行门105保持关断并且通行门115保持关断。当通行门105关断时，电阻器106从共模电压VCM去耦合。当通行门115关断时，电阻器116从共模电压VCM去耦合。

同样在AC JTAG操作期间，TXEN控制信号处于使发送器驱动器电路101断电为高阻抗状态的逻辑状态。但是发送器驱动器电路101可以在AC JTAG操作期间保持通电。

在AC JTAG操作期间，JTAG发送器驱动器电路103和113分别向管脚110A和110B驱动数字边界扫描测试电压信号BSTXP和BSTXN。生成数字测试信号BSTXP和BSTXN以测试板上的如下片外部件的完整性和可操作性，这些部件AC耦合在从输出管脚110A-110B驱动到其它电路的信号的路径中。例如可以从边界扫描寄存器121和122分别向预驱动器电路102和112发送测试信号BSTXP和BSTXN。

预驱动器电路102向JTAG发送器驱动器电路103的输入驱动边界扫描测试信号BSTXP。JTAG发送器驱动器电路103然后通过电阻器106向输出管脚110A驱动BSTXP边界扫描测试信号。预驱动器电路112向JTAG发送器驱动器电路113驱动边界扫描测试信号BSTXN。JTAG发送器驱动器电路113然后通过电阻器116向输出管脚110B驱动BSTXN边界扫描测试信号。JTAG发送器驱动器电路103和113通常分别向管脚110A-110B驱动低频测试信号BSTXP和BSTXN。

通过发送线和AC耦合电容器108-109分别从管脚110A-110B向图2A-图2B中所示的JTAG接收器发送BSTXP和BSTXN测试信号。下文更具体地描述图2A-2B。JTAG接收器位于与JTAG发送器驱动器电路103和113相同的集成电路上的相同通道中。JTAG接收器通常具有也与发送线的特征阻抗(例如50欧姆)匹配的端接电阻器。

BSTXP和BSTXN信号在JTAG接收器的输入电压摆幅通常为BSTXP和BSTXN信号在JTAG发送器驱动器电路103和113的输出端的电压摆幅的一半。JTAG接收器接收的测试信号为电源电压VDD的50％(例如对于1伏特VDD而言为0.5伏特)。测试信号的电压摆幅的减少没有引起问题，因为JTAG发送器驱动器电路103和113从轨线到轨线(即在电源电压VDD与接地电压之间)驱动BSTXP和BSTXN信号。JTAG接收器具有足以在存在噪声时感测输入测试信号(为电源电压VDD的50％)的灵敏度。JTAG发送器驱动器电路103和113可以例如包括串联耦合在一起作为如下缓存器电路的数字CMOS反相器，这些缓存器电路从轨线到轨线驱动BSTXP和BSTXN测试信号。数字CMOS反相器缓存器之所以有利是因为它们在集成电路管芯上占用少量管芯区域。

在图1A-图1B的测试电路中，JTAG发送器驱动器电路103和113分别通过电阻器106和116向管脚110A-110B驱动测试信号。电阻器106从管脚110A隔离JTAG发送器驱动器电路103的输出电容而电阻器116从管脚110B隔离JTAG发送器驱动器电路113的输出电容。当在JTAG驱动器电路103和113被去使能并且发送器驱动器电路101向管脚110A-110B驱动高频模拟差动数据信号时，JTAG发送器驱动器电路103和113的输出电容在数据发送操作期间没有分别使高度寄生灵敏管脚110A-110B承载。因而，JTAG驱动器电路103和113的输出电容在数据发送操作期间对发送器驱动器电路101的操作和AC性能具有最少影响。在管脚110A-110B的输出电容保持低到足以允许发送器驱动器电路101向管脚110A-110B驱动高频信号(例如1-10GHz)。

由于图1A-图1B的测试电路具有两个JTAG发送器驱动器电路103和113并且共模电压VCM在AC JTAG操作期间从驱动器电路103和113的输出端断开，所以可以使用用于向管脚110A-110B独立驱动的信号BSTXP和BSTXN的测试模式来进行板级测试。也可以独立生成用于向驱动器电路103和113驱动的BSTXP和BSTXN的测试模式。测试模式无需为互补信号。例如，可以如下表1中所示同时分别生成和驱动信号BSTXP和BSTXN为1和1、1和0、0和1或者0和0。

表1

	BSTXP	BSTXN
			测试1	1	1
测试2	1	0
			测试3	0	1
测试4	0	0

1代表逻辑高信号，而0代表逻辑低信号。当信号BSTXP和BSTXN同时为1和1或者同时为0和0时，信号不为互补。分别向管脚110A-110B驱动来自驱动器电路103和113的独立生成的测试模式允许测试更大数目的潜在故障并且允许更易于标识某些类型的故障。

图1A-图1B的测试电路也包括回送电路。回送电路包括预驱动器102和112以及逻辑AND门107和117。解码器104响应于输入的控制信号BSMODE和JTAGLP来生成回送使能信号ENLPTX。向两个AND门107和117的第一输入端发送回送使能信号ENLPTX。预驱动器电路102向AND门107的第二输入端驱动边界扫描测试信号BSTXP。预驱动器电路112向AND门117的第二输入端驱动边界扫描测试信号BSTXN。

当ENLPTX信号处于逻辑低状态时，ENLPTX信号阻止AND门107向图2A中所示JTAG接收器电路发送边界扫描测试信号BSTXP，而ENLPTX信号阻止AND门117向图2B中所示JTAG接收器电路发送边界扫描测试信号BSTXN。

在回送操作期间，解码器104将ENLPTX信号驱动成逻辑高状态。当ENLPTX信号处于逻辑高状态时，AND 107向图2A中所示JTAG接收器电路发送作为第一回送信号VLPP的边界扫描测试信号BSTXP，而AND门117向图2B中所示JTAG接收器电路发送作为第二回送信号VLPN的边界扫描测试信号BSTXN。

在回送操作期间，向与图1A-图1B中所示的JTAG发送器电路相同的集成电路上制作的图2A-图2B中所示的JTAG接收器电路发送信号VLPP和VLPN。通过在包含JTAG发送器和接收器电路的相同集成电路上制作的路由导体和电路向JTAG接收器电路发送回送信号VLPP和VLPN。在集成电路以外没有片外发送回送信号VLPP和VLPN。回送信号VLPP和VLPN用来测试图1A-图1B中所示的JTAG发送器电路、图2A-图2B中所示的JTAG接收器电路和集成电路上的回送路径中的任何其它电路中的片上部件的完整性和可操作性。

在预驱动器电路102和112的输出端的电容比在JTAG发送器驱动器电路103和113的输出端的电容小得多。分别从预驱动器电路102和112而不是从驱动器电路103和113的输出端向AND门107和117驱动边界扫描测试信号BSTXP和BSTXN以减少在回送操作期间加载了回送信号VLPP和VLPN的在AND门107和117的电容。

可以向发送器设计添加图1A-图1B中所示测试电路而不修改主发送器驱动器电路101。因此，图1A-图1B的测试电路无需根据发送器驱动器电路101的设计而改变。

图2A-图2B图示了用于接收测试信号的JTAG接收器电路例子。用于图2A-图2B中所示的JTAG接收器电路的实施实现了在JTAG操作期间针对AC耦合和DC耦合输入信号的全缺陷测试。图2A-图2B中所示的JTAG接收器电路对接收器在数据发送操作期间(例如在任务模式期间)的性能具有最少影响。

在一个集成电路上制作的图2A-图2B中所示电路包括接收器电路201、JTAG滞后比较器电路202和212、解码器203、电阻器204和214、通行门205-209和215-219、电容器210和220、可变端接电阻器211和221、输入管脚213和223以及边界扫描寄存器(BSR)224和225。图2A中所示的接收器电路201为图2B中的相同接收器电路201。接收器电路201可以例如包括放大器或者比较器电路。

可以在任一类集成电路如现场可编程门阵列(FPGA)或者专用集成电路(ASIC)上制作图2A-图2B中所示的电路。可以在与图1A-图1B中所示的电路相同的集成电路上的相同通道中制作图2A-图2B的电路。

在JTAG操作中，输入管脚213和223通过外部部件耦合到相同集成电路上的相同通道中的输出管脚。输入管脚213和223在JTAG操作期间通过外部部件分别耦合到输出管脚110A和110B。例如，输入管脚213和223可以分别通过电容器108-109来AC耦合到输出管脚110A和110B。在数据发送操作期间，输入管脚213和223耦合到通常在不同集成电路上(例如通过AC耦合的外部部件)上的不同通道中的输出管脚。

来自解码器203的控制信号ENLP控制通行门205、215、209和219的导通状态。来自解码器203的控制信号ENRXIN控制通行门206和216的导通状态。来自解码器203的控制信号ENAC控制通行门207和217的导通状态。来自解码器203的控制信号ENDC控制通行门208和218的导通状态。解码器203响应于JTAGLP控制信号来生成ENLP信号。解码器203响应于BSMODE控制信号来生成ENRXIN信号。解码器203响应于AC_MODE控制信号来生成ENDC和ENAC信号。

在数据发送操作期间，接收器电路201接收发送器驱动器电路101通过外部部件向管脚213和223驱动的模拟差动数据信号。接收器电路201感测在它的非反相和反相输入端之间的差动电压以生成数据输出信号RXOUT。接收器电路201向集成电路上的其它电路驱动数据信号RXOUT。

在接收器电路201的数据发送操作期间，使BSMODE信号取消确立从而使ENRXIN控制信号处于将开关206和216维持于关断非导通状态的逻辑状态。当开关206和216关断时，JTAG比较器202和212分别从输入管脚213和223完全断开以使输入管脚213和223上的任何电容加载最少。输入管脚213和223为甚高速管脚。输入管脚213和223也为高度寄生灵敏管脚。从管脚213和223断开JTAG比较器电路202和212允许在数据发送操作期间通过管脚213和223向接收器电路201发送高频数据信号(例如1-10GHz)。最少地影响针对在管脚213和223接收的高速串行输入信号的回波损耗。JTAG滞后比较器202和212的添加无需修改数千兆赫接收器电路201。

图2A-图2B的JTAG接收器电路可以通过检测在JTAG操作期间从外部链路发送的信号来隔离外部部件中的共模故障。图2A-图2B的JTAG接收器电路包括JTAG滞后比较器电路202和212、电阻器204和214、通行门205-209和215-219、电容器210和220以及解码器203。

在JTAG操作期间确立BSMODE信号。当确立BSMODE信号时，ENRXIN信号处于闭合开关206和216的逻辑状态。当闭合开关206和216时，JTAG滞后比较器电路202和212分别通过开关206和216耦合到管脚213和223。

JTAG滞后比较器电路202在JTAG操作期间由MEM_INIT和BSOUTP使能。JTAG滞后比较器电路212在JTAG操作期间由MEM_INIT和BSOUTN信号使能。

在JTAG操作期间，JTAG滞后比较器电路202和212分别测试在管脚213和223接收到的信号的误差。JTAG操作包括AC JTAG操作和DC JTAG操作。在AC JTAG操作期间，JTAG滞后比较器电路202和212分别感测和检测在通过AC耦合的外部部件发送之后的在管脚213和223接收到的输入测试信号中的误差。在DC JTAG操作期间，JTAG滞后比较器电路202和212分别感测和检测在通过DC耦合的外部部件发送之后的在管脚213和223接收到的输入测试信号中的误差。DC代表直流。

ENAC和ENDC控制信号确定图2A-图2B的测试电路是否耦合在提供了AC耦合的输入信号中或者DC耦合的输入信号中的误差检测的配置中。在AC JTAG操作期间，ENAC信号处于使通行门207和217处于导通闭合状态的逻辑状态，而ENDC信号处于使通行门208和218处于非导通关断状态的逻辑状态。

在AC JTAG操作期间，JTAG滞后比较器202的非反相(+)输入端被耦合成通过通行门206接收在管脚213处的输入信号，而JTAG滞后比较器202的反相(-)输入端被耦合成通过通行门206-207和电阻器204接收在管脚213处的输入信号。同样在AC JTAG操作期间，JTAG滞后比较器212的非反相输入端被耦合成通过通行门216接收在管脚223处的输入信号，而JTAG滞后比较器212的反相输入端被耦合成通过通行门216-217和电阻器214接收在管脚223处的输入信号。

各JTAG滞后比较器202和212可以包括两个内部比较器电路。一个内部比较器电路被耦合成对滞后比较器的非反相输入端的信号与第一参考信号进行比较，而另一内部比较器电路被耦合成对滞后比较器的反相输入端的信号与第二参考信号进行比较。内部比较器电路设置或者重置滞后比较器中的触发器。在滞后比较器202/212的输入端之间的差动信号中的脉冲根据脉冲是增加还是减少来产生设置或者重置脉冲到触发器。触发器的输出信号为滞后比较器电路202/212的在图2A-图2B中分别表示为BSRXP/BSRXN的输出信号。例如可以分别从比较器202和212向边界扫描寄存器224和225发送输出信号BSRXP/BSRXN。

在AC JTAG操作期间，电阻器204和电容器210被耦合以在JTAG滞后比较器电路202的反相输入端形成第一低通滤波器。同样在AC JTAG操作期间，电阻器214和电容器220被耦合以在JTAG滞后比较器电路212的反相输入端形成第二低通滤波器。

当在AC JTAG操作期间在输入管脚213和223上出现电压跳变时，电压跳变几乎立即分别出现在JTAG滞后比较器电路202和212的非反相输入端。由电阻器204和电容器210形成的低通滤波器相对于在电路202的非反相输入端的电压跳变延迟了在电路202的反相输入端的电压跳变。类似地，由电阻器214和电容器220形成的低通滤波器相对于在电路212的非反相输入端的电压跳变延迟了在电路212的反相输入端的电压跳变。

低通滤波器生成的电压跳变延迟允许JTAG滞后比较器电路202和212检测在AC JTAG模式期间的电压跳变。低通滤波器生成的电压跳变延迟引起在JTAG滞后比较器202和212的输入端之间的少量差动电压。如果在比较器202和212的输入端之间的差动电压具有充分快的上升或者下降时间和充分幅度以克服比较器的滞后，则输出信号BSRXP和BSRXN改变状态。这一过程称为边沿检测。

例如在管脚213和223的逻辑低到高电压跳变之后，在JTAG滞后比较器电路202和212的非反相输入端的电压分别比在它们的反相输入端的电压更快地增加。如果差动输入电压上升至上触发(trip)点以上，则各JTAG滞后比较器电路202/212响应于在它们的非反相输入端的更快增加的电压在它的相应输出信号BSRXP/BSRXN中生成逻辑高脉冲。

比较器202和212的滞后减少了输出信号BSRXP和BSRXN对在比较器的输入端接收的噪声的灵敏度。由于比较器202和212具有滞后和宽的输入共模范围，所以可以在存在噪声时标识宽的缺陷集。

在DC JTAG操作期间，ENAC信号处于使通行门207和217处于非导通关断状态的逻辑状态，而ENDC信号处于使通行门208和218处于导通闭合状态的逻辑状态。在DC JTAG操作期间，JTAG滞后比较器202的非反相输入端被耦合成通过通行门206接收在管脚213处的输入测试信号，而JTAG滞后比较器202的反相输入端被耦合成通过通行门208和电阻器204接收恒定共模参考电压VCM。同样在DC JTAG操作期间，JTAG滞后比较器212的非反相输入端被耦合成通过通行门216接收在管脚223处的输入测试信号，而JTAG滞后比较器212的反相输入端被耦合成通过通行门218和电阻器214接收恒定共模参考电压VCM。

比较器202的输出信号BSRXP在它的差动输入电压增加至上触发点以上或者减少至下触发点以下时切换。以这一方式，JTAG比较器202和212在DC JTAG操作期间进行DC电平检测。在输入管脚213和223与比较器202和212之间的仅有电容加载分别为开关206和216的电容。开关206和216的电容可以很小。

缓存器120或者另一缓存器电路为图2A-图2B的电路生成共模参考电压VCM。生成共模电压VCM的缓存器向端接电阻器211和221提供如下低阻抗连接(即虚拟接地)，该连接有助于隔离输入管脚213和223并且更容易地检测共模故障。电阻器和通行门的网络可以实施可变端接电阻器211和221。可以变化电阻器211和221的电阻以分别与耦合到管脚213和223的发送线的特征阻抗相匹配。

图2A-图2B的测试电路也包括回送电路。回送电路包括解码器203以及通行门205、209、215和219。与图1A-图1B的回送电路结合的图2A-图2B的回送电路实现JTAG发送器和JTAG接收器电路在回送操作期间的自测试。图1A-图1B的回送电路包括解码器104、预驱动器102和112以及逻辑AND门107和117。具体而言，图2A-图2B的回送电路能够实现JTAG滞后比较器202和212、电阻器204和214、电容器210和220、通行门206和216、通行门207和217、通行门208和218、生成VCM的缓存器以及预驱动器102和112的自测试。回送操作允许JTAG发送器和JTAG接收器电路的自测试以作为整体芯片测试策略的部分的、对工艺和制造故障进行的定位。

解码器203响应于控制信号JTAGLP来生成数字回送使能信号ENLP。发送回送使能信号ENLP以控制通行门205、209、215和219的输入端。为了禁止回送操作，解码器203将ENLP信号驱动成将通行门205、209、215和219置于非导通关断状态的逻辑状态。

为了实现回送操作，解码器203将ENLP信号驱动成将通行门205、209、215和219置于导通闭合状态的逻辑状态。当闭合通行门205和209时，图2A-图2B的电路在回送操作中。如上文提到的那样，解码器104在回送操作期间将ENLPTX信号驱动成逻辑高状态。在回送操作中，预驱动器电路102通过AND门107和通行门205向滞后比较器202的非反相输入端驱动作为信号VLPP的边界扫描测试信号BSTXP。预驱动器电路112也在回送操作中通过AND门117和通行门215向滞后比较器212的非反相输入端驱动作为信号VLPN的边界扫描测试信号BSTXN。

在回送操作期间，发送BSTXP和BSTXN测试信号的图1A-图1B的JTAG发送器电路和接收BSTXP和BSTXN测试信号的图2A-图2B的JTAG接收器电路位于相同集成电路上的相同通道中。在回送操作期间完全在包含图1A-图2B的电路的集成电路内而不通过外部管脚发送BSTXP和BSTXN测试信号。在回送操作期间没有在包含图1A-图2B的电路的集成电路以外发送BSTXP和BSTXN测试信号。提供涉及到完全片上发送测试信号BSTXP和BSTXN这一回送操作消除了对外部部件的需求以进行JTAG发送器和接收器电路的自测试并且允许隔离片上故障。片上回送操作也减少为了测试JTAG接收器电路而需要的测试时间。

预驱动器电路102响应于测试信号BSTXP而在回送操作期间在电源电压VDD(即逻辑高状态)与接地(即逻辑低状态)之间变化回送电压VLPP以实施图2A的JTAG接收器电路的自测试。预驱动器电路112响应于测试信号BSTXN而在回送操作期间在电源电压VDD(即逻辑高状态)与接地(即逻辑低状态)之间变化回送电压VLPN以实现图2B所示的JTAG接收器电路的自测试。

在回送操作期间，通行门205和209作为电阻器分压器来工作。通行门205和209在它们闭合时具有几乎相同的电阻值。因而，滞后比较器202在回送操作中在AND门107的输出电压VLPP处于VDD时在它的非反相输入端接收约为1/2VDD的电压信号。滞后比较器202在AND门107的输出电压VLPP处于接地时在它的非反相输入端接收几乎接地的电压信号(例如，如果VCM约等于0.6伏特则为0.3伏特)。这些电压电平类似于比较器202在JTAG操作中从管脚213接收的电压电平。

同样在回送操作中，滞后比较器212在AND门117的输出电压VLPN处于VDD时在它的非反相输入端接收约为1/2VDD的电压信号。滞后比较器212在AND门117的输出电压VLPN处于接地时在它的非反相输入端接收几乎接地的电压信号(例如，如果VCM约等于0.6伏特则为0.3伏特)。这些电压电平类似于比较器212在JTAG操作中从管脚223接收的电压电平。

在回送操作中，滞后比较器202和212可以在AC回送模式中或者在DC回送模式中工作。在DC回送模式中，关断通行门207和217而闭合通行门208和218。滞后比较器202和212对回送信号VLPP和VLPN与恒定共模电压VCM进行比较以在DC回送模式中分别生成输出信号BSRXP和BSRXN。输出信号BSRXP和BSRXN在比较器202和212的差动输入电压分别上升至比较器202和212的滞后触发点以上或者下降至这些滞后触发点以下时进行切换。

在AC回送模式中，闭合通行门207和217而关断通行门208和218。分别通过通行门205和215向比较器202和212的非反相输入端发送回送信号VLPP和VPLN。滞后比较器202和212分别对回送信号VLPP和VLPN与如通过低通滤波器在它们的反相输入端接收的回送信号VLPP和VLPN延迟版本进行比较。由电阻器204和电容器210形成的低通滤波器延迟如在比较器202的反相输入端接收到的回送信号VLPP。由电阻器214和电容器220形成的低通滤波器延迟如在比较器212的反相输入端接收到的回送信号VLPN。低通滤波器生成的电压跳变延迟引起在JTAG滞后比较器202和212的输入端之间的差动电压。如果在比较器202和212的输入端之间的差动电压具有充分快的上升或者下降时间和足够的幅度以克服比较器的滞后，则输出信号BSRXP和BSRXN改变状态。

图3是可以包括本发明方面的现场可编程门阵列(FPGA)300的简化部分框图。FPGA 300仅为可以包括本发明特征的集成电路的一个例子。应当理解本发明的实施例可以使用于诸多类型的集成电路如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)和专用集成电路(ASIC)中。

FPGA 300包括由长度和速度可变的列和行互连导体的网络互连的可编程逻辑阵列块(或者LAB)302的二维阵列。LAB 302包括多个(例如10个)逻辑元件(或者LE)。

LE是一种提供对用户限定的逻辑功能的高效实施的可编程逻辑电路。FPGA具有可以被配置成实施各种组合和顺序功能的大量逻辑元件。逻辑元件接入可编程互连结构。可编程互连结构可以被编程为在几乎任何所需配置中互连逻辑元件。

FPGA 300还包括分布式存储器结构，该结构包括在整个阵列内提供的尺寸可变的随机存取存储器(RAM)。RAM块例如包括块304、块306和块308。这些存储器块也可以包括移位寄存器和先入先出(FIFO)缓存器。

FPGA 300还包括可以例如用加法或者减法特征实施乘法器的数字信号处理(DSP)块310。在这一例子中位于芯片外围周围的输入/输出元件(IOE)312支持大量单端和差动输入/输出标准。IOE 312耦合到管脚。各管脚为FPGA的外部端。将理解这里描述FPGA 300仅出于示例目的并且本发明可以实施于诸多不同类型的PLD、FPGA和ASIC中。

本发明也可以实施于以FPGA作为若干部件之一的系统中。图4示出了可以实施本发明技术的示例性数字系统400的框图。系统400可以是编程的数字计算机系统、数字信号处理系统、专门数字交换网络或者其它处理系统。另外，可以针对诸如电信系统、汽车系统、控制系统、用户电子设备、个人计算机、因特网通信和联网等广泛各种应用来设计这样的系统。另外，可以在单个板上、在多个板上或者在多个封装内提供系统400。

系统400包括由一个或者多个总线互连在一起的处理单元402、存储器单元404和输入/输出(I/O)单元406。根据这一示例性实施例，FPGA 408嵌入于处理单元402中。FPGA 408可以服务于图4的系统内的诸多不同目的。FPGA 408可以例如是处理单元402的如下逻辑组件块，该块支持它的内部和外部操作。FPGA 408被编程为实施为了在系统操作中发挥它的特定作用而必需的逻辑功能。

处理单元402可以将数据引向适当系统部件进行处理或者存储、执行存储器404中存储的程序、经由I/O单元406接收和发送数据或者其它类似功能。处理单元402可以是中央处理单元(CPU)、微处理器、浮点协同处理器、图形协同处理器、硬件控制器、微控制器、编程用于用作控制器的现场可编程门阵列、网络控制器或者任一类处理器或者控制器。另外在许多实施例中常常无需CPU。

例如，一个或者多个FPGA 408而不是CPU可以控制系统的逻辑操作。作为另一例子，FPGA 408充当可以随需重新编程为处理特定计算任务的可重新配置的处理器。取而代之，FGPA 408自身可以包括嵌入式微处理器。存储器单元404可以是随机存取存储器(RAM)、只读存储器(ROM)、固定或者软盘介质、闪存、磁带或者任何其它存储装置或者这些存储装置的任何组合。

已经出于图示和描述的目的而呈现本发明示例实施例的前文描述。前文描述并非为了穷举本发明或者使本发明限于这里公开的例子。在一些实例中，本发明的特征可以在没有如阐述的那样对应使用其它特征的情况下加以运用。许多修改、替换和变化按照上述教导是可能的而不脱离本发明的范围。

Claims (22)

1.一种发送器电路，包括：

数据驱动器电路，配置成在数据发送操作期间向第一管脚驱动输出数据信号；

第一测试驱动器电路；以及

第一电阻端接电路，耦合于所述数据驱动器电路的第一输出端与所述第一测试驱动器电路的输出端之间，

其中所述第一测试驱动器电路被配置成在边界扫描测试操作期间通过所述第一电阻端接电路向所述第一管脚驱动第一测试信号以测试板上的部件。

2.如权利要求1所述的发送器电路，还包括：

通行门，耦合于所述第一电阻端接电路与共模电压源之间，

其中所述通行门在所述边界扫描测试操作期间将所述第一测试驱动器电路的所述输出端从所述共模电压源去耦合，并且所述通行门在所述数据发送操作期间将所述第一电阻端接电路耦合到所述共模电压源。

3.如权利要求2所述的发送器电路，其中所述共模电压源包括在所述通行门的输入维持恒定共模电压的缓存器电路。

4.如权利要求1所述的发送器电路，还包括：

第二测试驱动器电路；以及

第二电阻端接电路，耦合于所述数据驱动器电路的第二输出端与所述第二测试驱动器电路的输出端之间，

其中所述数据驱动器电路被配置成在所述数据发送操作期间驱动在所述第一管脚与第二管脚之间的差动输出数据信号，并且其中所述第二测试驱动器电路被配置成在所述边界扫描测试操作期间通过所述第二电阻端接电路向所述第二管脚驱动第二测试信号以测试AC耦合的部件。

5.如权利要求4所述的发送器电路，还包括：

第一通行门，耦合于所述第一电阻端接电路与共模电压源之间；以及

第二通行门，耦合于所述第二电阻端接电路与所述共模电压源之间，

其中所述第一通行门在所述边界扫描测试操作期间将所述第一测试驱动器电路的所述输出端从所述共模电压源去耦合，并且所述第一通行门在所述数据发送操作期间将所述第一电阻端接电路耦合到所述共模电压源，并且

其中所述第二通行门在所述边界扫描测试操作期间将所述第二测试驱动器电路的所述输出端从所述共模电压源去耦合，并且所述第二通行门在所述数据发送操作期间将所述第二电阻端接电路耦合到所述共模电压源。

6.如权利要求1所述的发送器电路，还包括：

预驱动器电路，耦合到所述第一测试驱动器电路的输入端；以及

逻辑门，具有：第一输入端，其耦合到所述预驱动器电路的输出端；第二输入端，其耦合成接收回送使能信号；以及输出端，耦合成向包含所述第一测试驱动器电路的集成电路上的接收器驱动回送测试信号。

7.如权利要求1所述的发送器电路，其中发送器电路制作于现场可编程门阵列集成电路上。

8.一种电路，包括：

数据接收器电路，耦合成在数据发送操作期间从第一管脚接收第一输入数据信号；

第一测试接收器电路，耦合成在边界扫描测试操作期间从所述第一管脚接收用于测试板上的部件的测试信号；

第一通行门，耦合于所述第一管脚与所述第一测试接收器电路的第一输入端之间；以及

第二通行门，耦合于所述第一通行门与所述第一测试接收器电路的第二输入端之间，

其中所述第一通行门在所述边界扫描测试操作期间将所述第一测试接收器电路的所述第一输入端耦合到所述第一管脚，并且所述第一通行门在所述数据发送操作期间将所述第一测试接收器电路的所述第一输入端从所述第一管脚去耦合。

9.如权利要求8所述的电路，还包括：

第三通行门，耦合于所述第一测试接收器电路的所述第二输入端与电压源之间，

其中所述第二通行门在所述边界扫描测试操作的AC模式期间将所述第一通行门耦合到所述第一测试接收器电路的所述第二输入端，并且其中所述第三通行门在所述边界扫描测试操作的DC模式期间将所述第一测试接收器电路的所述第二输入端耦合到所述电压源。

10.如权利要求8所述的电路，还包括：

第三通行门，耦合到所述第一测试接收器电路，其中所述第三通行门被使能以向所述第一测试接收器电路发送来自发送器的回送测试信号；以及

第四通行门，耦合于所述第一测试接收器电路与电压源之间。

11.如权利要求9所述的电路，还包括：

端接电阻器，耦合于所述电压源与所述第一管脚之间。

12.如权利要求8所述的电路，还包括：

低通滤波器电路，耦合于所述第二通行门与所述第一测试接收器电路的所述第二输入端之间。

13.如权利要求8所述的电路，还包括：

第二测试接收器电路，耦合成在所述边界扫描测试操作期间从第二管脚接收用于测试所述板上的部件的测试信号，其中所述数据接收器电路被耦合成在所述数据发送操作期间从所述第二管脚接收第二输入数据信号；

第三通行门，耦合于所述第二管脚与所述第二测试接收器电路的第一输入端之间；以及

第四通行门，耦合于所述第三通行门与所述第二测试接收器电路的第二输入端之间，

其中所述第三通行门在所述边界扫描测试操作期间将所述第二测试接收器电路的所述第一输入端耦合到所述第二管脚，并且所述第三通行门在所述数据发送操作期间将所述第二测试接收器电路的所述第一输入端从所述第二管脚去耦合。

14.如权利要求13所述的电路，还包括：

第五通行门，耦合于所述第二测试接收器电路的所述第二输入端与电压源之间，

其中所述第四通行门在所述边界扫描测试操作的AC模式期间将所述第三通行门耦合到所述第二测试接收器电路的所述第二输入端，并且其中所述第五通行门在所述边界扫描测试操作的DC模式期间将所述第二测试接收器电路的所述第二输入端耦合到所述电压源。

15.如权利要求13所述的电路，其中所述第一测试接收器电路为第一滞后比较器电路，并且所述第二测试接收器电路为第二滞后比较器电路。

16.一种集成电路，包括：

发送器电路，耦合到第一管脚；

数据接收器，耦合到第二管脚；

第一测试接收器；以及

第一回送电路，包括：第一通行门，耦合成在回送操作期间向所述第一测试接收器的输入端发送来自所述发送器电路的第一测试信号；以及第二通行门，耦合于所述第一测试接收器的所述输入端与电压源之间，其中在所述回送操作期间完全通过位于所述集成电路内的导体和电路为所述第一测试信号寻路由。

17.如权利要求16所述的集成电路，还包括：

第三通行门，耦合于所述第一测试接收器与所述第二管脚之间，所述第三通行门在边界扫描测试操作期间闭合。

18.如权利要求16所述的集成电路，其中所述第一回送电路还包括：逻辑门，耦合成在所述回送操作期间响应于使能信号来实现向所述第一测试接收器发送来自所述发送器电路的所述第一测试信号。

19.如权利要求16所述的集成电路，还包括：

第二测试接收器；以及

第二回送电路，包括：第三通行门，耦合成在所述回送操作期间向所述第二测试接收器的输入端发送来自所述发送器电路的第二测试信号；以及第四通行门，耦合于所述第二测试接收器的所述输入端与所述电压源之间，其中在所述回送操作期间完全通过位于所述集成电路内的导体和电路为所述第二测试信号寻路由。

20.一种集成电路，包括：

耦合到第一管脚的发送器；

耦合到第二管脚的接收器；

耦合到所述第二管脚的第一通行门；

耦合到所述第一通行门的第一比较器；

耦合到所述第一比较器的第二通行门，其中所述第二通行门被使能向所述第一比较器的输入端发送来自所述发送器的第一测试信号；以及

第三通行门，耦合于所述第一比较器与电压源之间。

21.如权利要求20所述的集成电路，其中仅通过完全位于所述集成电路内的导体和电路为所述第一测试信号寻路由。

22.如权利要求20所述的集成电路，还包括：

耦合到第三管脚的第四通行门，其中所述接收器耦合到所述第三管脚；

耦合到所述第四通行门的第二比较器；

耦合到所述第二比较器的第五通行门，其中所述第五通行门被使能以向所述第二比较器的输入端发送来自所述发送器的第二测试信号；

耦合于所述第二比较器与所述电压源之间的第六通行门。

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