CN101853798A - 高压传感器装置及其方法 - Google Patents

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Abstract

本发明涉及高压传感器装置及其方法。一种检测高电压的方法，包括：提供半导体衬底；形成位于所述半导体衬底之上的检测元件，以及配置所述检测元件接收具有近似大于5伏的值的高电压并且作为响应形成检测信号，所述检测信号的值表示所述高电压的值并且以连续的方式在高电压的操作范围上变化，其中所述检测信号是具有表示高电压的值的电压或者具有表示高电压的值的电流中的一个。

Description

高压传感器装置及其方法
本申请是半导体元件工业有限责任公司于2005年12月26日提交的、申请号为200510134124.X、发明名称为“高压传感器装置及其方法”的发明专利申请的分案申请。
技术领域
本发明一般涉及电子学，尤其涉及制造半导体器件和结构的方法。
背景技术
过去半导体工业应用多种方法形成控制高压系统的半导体器件，这种高压系统的一个例子是一个由高压值的输入电压操作的电源控制器。这些现有的半导体器件的一个问题是，不能以连续的方式检测高压值。典型地，用外部电路提供代表高压值的电压。例如，控制器可能由几百伏的电压操作，而且输入电压值可能随时间改变。为了有效地操作，在控制器运行期间，控制器可能需要在电压改变时检测电压值，不能在半导体芯片上提供检测高压的装置，导致利用外部元件，这将增加系统费用。
因此，需要能检测高压信号的半导体器件。
附图说明
图1示意性地图示了根据本发明的高压半导体器件的一部分的实施例的电路图；
图2说明了根据本发明的图1中的半导体器件的一部分的实施例的放大平面图；
图3说明了根据本发明的图2的半导体器件的实施例的剖面部分；
图4示意性地图示了根据本发明的高压半导体器件的一部分的另一实施例的电路图；
图5说明了根据本发明的高压半导体器件的另一实施例的放大剖面部分；
图6示意性地图示了根据本发明的作为图1的器件的可替换实施例的高压半导体器件的一部分的实施例的电路图；
图7说明了根据本发明的图6的高压半导体器件的实施例的部分放大平面图；
图8示意性地图示了根据本发明的利用图1中高压半导体器件的系统的一部分的实施例的电路图。
具体实施方式
为了简单和清楚地说明，图中各组成部分不必按比例，相同的标号在不同的图中指示同一组成部分。而且，为简化描述，省略了众所周知的描述和细节。这里使用的载流电极表示输送电流通过装置的该装置的一个单元，例如MOS晶体管的源极和漏极，或者双极性晶体管的发射极和集电极，或者二极管的阴极和阳极，控制极表示控制电流通过装置的该装置的一个单元。例如MOS晶体管的栅极或双极性晶体管的基极，尽管这里用某一种N沟道或P沟道来说明装置，本领域的技术人员将意识到根据本发明的互补装置也是可行的。为使图清晰，装置结构的掺杂区用直线边沿和精确的拐角来图示，然而，本领域技术人员知道，由于掺杂剂的扩散和活化，掺杂区一般说来并非直线，拐角不是精确的角度。
图1图解地说明了高压半导体器件10的一部分的一个优选实施例的电路图。该器件10形成代表高压值的输入电压的低压检测信号。器件10包括接收高压并在检出输出16上产生代表高压的检测信号的高压检测部件11。当输入电压值变化时，检测信号也变化。形成的器件10还响应施加在控制输入25上的控制信号在输出24上电流第一输出电流。
在一个实施例中，部件11是高压晶体管和器件10中检测器件28的一部分，器件28形成为包括JFET晶体管18和金属氧化半导体(MOS)晶体管19的合并晶体管。器件10也可以包含偏置电阻器21来为晶体管19的栅极提供偏置电流。本领域的技术人员知道器件28中的例如晶体管18和19那样的晶体管。Tisinger等的美国专利号5,477,175公开了类似晶体管18和19装置的一个例子，该专利于1995年12月19日公布，通过引用而结合于此。在其它实施例中，晶体管19可以是其它的例如J-FET或双极性晶体管那样的晶体管结构。在其它的实施例中，电阻器21可以是其它结构，比如JEFT。器件10被形成来接收输入23的输入电压并在输出16上产生检测信号。
过去，检测在高压半导体器件上的高压值很困难。例如，在某些世界范围内的线路电压应用中，输入电压可能超过400伏特(400V)，并且在某些情况下，输入电压可能高达700伏特(700V)。例如，用于电源供电系统的变压器回扫电压可能增加400伏输入电压至700伏。
在下文还将看到，部件11以促进接收这种高压和响应地形成检测信号的方式构成。在一个实施例中，部件11是一个连接在输入23和施加在包括部件11的半导体器件的最低电压间的电阻分压器。尽管可能使用其它值，最低电压一般使用接地参考电压。电阻分压器包含和第二电阻器13串联的第一电阻器12，其中在电阻间的公共连接处的公共节点产生检测信号。电阻器12只有一端连接到晶体管18或19中的任一个的载流电极或端子。为了方便装置接收检测信号，电阻器12的另一端或低压端不是连接晶体管18和19而连接到输出16。而且电阻器13的两端都没有连接到晶体管18和19的载流极。因此，部件11的低压端没有连接到高压器件28以及晶体管18与19。仅有一个端子连接到器件28以及晶体管18与19，帮助保证检测信号是低电压。为最小化部件11的功率损耗，电阻器12和13取很大的阻值。在一个示例性实施例中，电阻器12和13串联的总电阻一般不小于约15兆欧姆，但在其它实施例中也可以是其它值。
为了帮助提供器件10的功能，晶体管18的漏极一般连接到输入23和部件11的第一端子15。电阻器12的第一端子连接到端子15，电阻器12的低压端子连接到输出16。部件11的连接端子14连接到器件28的最低电压点。电阻器13的第一端子连接到输出16，它的第二端子连接到端子14。晶体管18的源极连接到公共节点20和晶体管19的漏极上。晶体管19的栅极连接到输入25和电阻器21的第一端子，它的源极连接到输出24。电阻器21的第二端子连接到节点20。图2将更为详细地说明晶体管18栅极连接。
图1中描述的器件10的一个实施例的一部分用一个放大的平面图2来说明。图3图示了在图2中沿截线3-3的器件10的部分，该描述参考图2和图3放大的剖面。部件11的电阻器12和13形成在J-FET18的一部分之上，晶体管18在高压运行期间，载流子基本上耗尽。晶体管18的耗尽区允许部件11承受施加于器件10的高压，并且在输出16上产生检测信号。
图2中，一般用箭头和虚线来标识晶体管19。一般说来，半导体18和19形成在半导体衬底40的表面上的封闭几何形状，典型的封闭几何形状有同心的中心而且有交叠的周边。在优选的实施例中，封闭几何形状形成为具有各种半径的的同心的圆或圆弧。为说明清晰，使用了优选的实施例。然而，本领域的专业技术人员将意识到，其它封闭形状如椭圆、方形、五边形、六边形、叉指等，也可以用来代替圆形，而且晶体管18和19可以有不同的长度和宽度。
在优选的实施例中，晶体管18的封闭几何形状形成为半径递增的同心圆。晶体管19几何形状的第一部分形成为一个圆，第二部分形成为一个圆的圆弧，该圆弧半径大于晶体管18的圆部分的半径。在衬底40的表面上形成了一个圆形的掺杂区41。在优选实施例中，掺杂区41的掺杂剖面不是有多层掺杂区的分级剖面，而是在区域41基本恒定。这种非分级的掺杂剖面使制造简化，并减少了造价。应该理解掺杂浓度可以随深度和正常纵向的变化而变化，但是，形成的掺杂剖面不是从在一个位置的高浓度基本上逐渐地向在第二位置的较低掺杂变化。区域41和衬底40的掺杂类型相反。优选地是，衬底40是P型并且电阻率大约为80欧姆-厘米，区域41是掺杂浓度大约为1E15厘米-3至2E15厘米-3的N型。区域41一般有7到8微米厚。区域41的一部分形成了晶体管18和19的一部分。晶体管18的漏极触点46形成为在衬底40的表面并在区域41内的掺杂区。触点46的形状是一个圆心为47，有第一半径的第一中空圆。触点46和区域41同圆心但半径比区域41小。由于触点46的形状是中空的圆，在触点46的下面形成了区域41的内部的第一圆(见图3)。这第一部分形成了晶体管18的漏极区。区域41的第二圆形部分42从触点46的外圆周向区域41的外沿44延伸，并且形成了晶体管18的沟道。衬底40和区域41的界面的功能是用作J-FET晶体管18的栅极。区域41的第三部分紧邻边沿44，并且至少在栅极导体54的一部分下面，一般认为该第三部分是晶体管18的源极和晶体管19的漏极。典型地，衬底40，从而晶体管18的栅极，连接到使用器件10的电路中的最低电势上。因此，晶体管18的漏极和源极形成为封闭的几何图形，其中源极半径比漏极大。并且，利用一个掺杂区形成晶体管18的源极、漏极和晶体管19的漏极。
晶体管19的源极区49形成为在衬底46的表面的一个掺杂区，并且形成为半径比晶体管漏极半径大的圆弧。典型地，源极区49的内部在栅极导体54下面。在源极区49内形成了掺杂区，该掺杂区用作晶体管19的源极触点50。注意，在器件10的分接开口(tap opening)70(见图2)处，源极区49和触点50不连续，因此，区域49和触点50是圆弧。在晶体管18和19外部，触点区63形成为衬底40中的掺杂区。触点区63用来把电阻器13的一个末端或端子连接到衬底40。晶体管19的本体(body)区48形成为在栅极导体54下面的衬底40的表面上的掺杂区。优选地，为了使晶体管18形成为N沟道J-FET晶体管并且晶体管19形成为N沟道MOS晶体管，衬底40、本体区48和触点区63是P型材料，而区域41、源极区49和触点50是N型材料。
在衬底40上形成栅极绝缘体52，它覆盖了区域48和至少区域49的内边沿。典型地，为了使晶体管19更好地运行，绝缘体52是薄层二氧化硅，厚度一般不超过50到60(50-60)纳米。在衬底上形成了更厚的绝缘体53，它在触点61下面并覆盖部分42。典型地，触点61连接到图1中的端子23，一般说来，为帮助在电阻器12、13和下面的硅结构之间提供高的击穿电压，绝缘体53至少比绝缘体52厚10到30倍。绝缘体53厚度一般不小于1至2(1-2)微米。形成的栅极导体54用来覆盖至少绝缘体52的一部分。当导体54形成后，用于导体54的材料也形成在绝缘体53上，并被刻图以形成如图2和图3所示的螺线形图案。螺线形图案形成电阻器12和13。典型地，用于导体54的材料是多晶硅。为使电阻器12、13和导体54的电阻率有一个合乎需要的值，用于形成电阻器12和13的多晶硅部分的掺杂可以和导体54相同或不同。在一个实施例中，用于电阻器12、13的多晶硅的片状电阻不小于约20欧姆/sq.，或者，可以与导体54分离地形成用于电阻器12、13的材料。为使电阻器12、13有高的电阻，围绕中心47的螺线形图案的圈数应尽可能多。在螺线形图案的相邻部分使用至少最小间距减小了图案相邻部分间的电场。在一个实施例中，螺线形图案有大约35圈。螺线形图案相邻圈之间的间距的典型值大约是1到2(1-2)微米。其它图案可用来形成电阻器12和13。例如，图案可以形成为椭圆，方形、五边形、六边形等，当下面的区域41有这种形状时。另一个诸如层间介质的绝缘体54，用来遮盖电阻器12、13、导体54和位于在晶体管18、19外部的衬底40的部分。螺线形图案相邻部分间最小间距的使用也减少了跨过绝缘体57的横向电场，因此减少了击穿的可能性，并且增加了部件11可检测的电压值，所述绝缘体57分隔螺旋形图案的相邻部分。应指出，为画图清晰，绝缘体57没有示于图2中。通过绝缘体57中的开口形成导体35，它和螺线形图案电接触，并且把图案形成电阻器12和13。通过绝缘体57中的另一个开口形成另一个导体64，并且它和螺线的末端或端子电接触，并通过触点区63把电阻器13的末端或端子连接到衬底40。通过在绝缘体57中的开口形成另一个导体59，它覆盖触点50以形成到其的电接触以形成器件10的源极导体。触点61可作为形成导体35、59和64的一部分而形成，也可在其后形成，应注意为了画图清晰，导体59没有在图2中示出。
参考图2，在器件11的螺线的一圈通过开口70的地方，形成导体35，它延伸经过导体54并通过开口70形成了输出16。接着输出16可以连接到衬底40上形成的比如运算放大器或比较器那样的部件(没有示出)。导体35为了方便和器件10外部的部件电接触，而伸展到晶体管19的外部。形成的导体64与螺线的末端电接触，并且通过触点区63将电阻器13的一个末端或端子连接到衬底40(图3)。栅极导体54的一部分被形成来也延伸通过开口70并形成一个连接片(tab)71以促进与栅极导体54的接触。电阻器21也形成为在器件28之外的衬底40的表面上的掺杂区，为了与区域41在边沿44和节点20电接触，电阻器21的一个末端延伸到连接片7的下面(由虚线表示)。电阻器21的第二末端通过金属连接72连接到连接片71。为了方便产生到区域48的连接，区域48的一部分延伸通过开口70。为画图清晰，区域48延伸通过开口70没有示出。
在操作中，晶体管18的J-FET功能用于平均分配高电场电压，该电场施加在整个区域41，特别是区域42的晶体管18的漏极和源极之间。因此，在晶体管18的开或关的状态，高电场电压对电阻器12和13的影响都可以忽略，反之也成立。在整个电阻器12和13上平均分配的电势对处于下面的晶体管18的掺杂区的影响也可忽略。典型地，衬底40连接到使用器件10的系统的最低电压上。当高输入电压施加到输入23上时，衬底40和区域41之间大的电压差引起晶体管18基本耗尽载流子。这种耗尽将存在于衬底40和晶体管18的部分42中。作为高输入电压的结果，跨过部分42的电势，一般将引起区域42基本耗尽，而且晶体管18将工作在夹断状态下。选择衬底40和区域41的掺杂浓度，使掺杂浓度低到在施加到输入23电压处提供基本上的耗尽。在大多数实施例中，大于约5V的电压，典型地，约40到50伏(40V-50V)的电压施加到输入23，最好施加大约400至700伏(400-700V)。衬底45和区域42的联合耗尽效应可以通过简单地延伸它们的耗尽区宽度，而不用超过硅的大约0.3兆伏/厘米的临界电场，来承受这种高压。
部件11和底层区域42的顶表面间的垂直电势，在任何给定部分由绝缘体53的厚度来承受，尽管有一小部分可能由部件11的材料承受。由于高压施加于区域42，并且高压电施加于电阻器22的一个端子，所以在绝缘体53和器件11之间，只有这些电压的适中的差仍被垂直地支持。通过绝缘体53的厚度承受了大部分垂直电压，同时保持电场大大低于绝缘体53的材料的击穿电场。典型地，材料是二氧化硅，材料相应的击穿电场大约10兆伏/厘米。由于材料的低电阻率，部件11只承受小部分垂直电压。该材料一般是掺杂的多晶硅，其掺杂浓度不小于大约1×1018到1×1019电子/厘米3。例如，当在输入23上施加约700伏(700V)电压时，跨过部件11和绝缘体53的垂直电压可以是大约60到70伏特(60-70V)。这60到70伏特的垂直电压中，一般有小于约一伏特的电压垂直降落在部件11上，其它电压降在绝缘体53上。一般地，电阻器12和13的图案上的每一点的电势和底层区域42相应点的电势将互相跟踪。这帮助最小化它们之间的垂直电场值。可通过调整相对于晶体管18的象触点46和边沿44这些部分的绝缘体53上的电阻器11的两末端的位置来改变可维持的垂直电压。由于至少部分42基本耗尽载流子，区域41提供了衬底40和部件11间的隔离。因此，高电场没有引起衬底40击穿。从而，区域41和绝缘体53帮助部件11的运行。本领域技术人员将意识到，在所有运行情况下，不是所有的载流子从部分42耗尽，而是，绝大部分载流子被耗尽，而且，在这种情况下，该区域被称为载流子耗尽区或耗尽区或基本载流子耗尽区。本领域技术人员也知道，部件11和相应电阻器12和13可以形成来覆盖其它这些的耗尽区，而且不仅仅是J-FET的耗尽区。
图4图示了器件30的实施例的电路图，该实施例是图1中器件10的可替换的实施例。器件30包括一个高压检测部件32，它是部件11的可替换实施例。部件32接受高压并在检测输出16上形成检测信号。电阻器13的一个端子延伸到器件28的有效区域外面并且形成连接端子14。器件30包括一个节电开关22，用于选择性地将端子14切换到施加于部件32上的最低电压。开关22包括开关控制输入17，它用来使能或禁用开关22。例如，开关22周期性地使能以在输出16上形成检测信号，接着在检测信号被使用后被禁用。禁用开关22减少32单元的功率损耗并且仍允许部件32类似于部件11形成检测信号。
图5图示了包含部件11的半导体器件150的部分实施例的放大剖面图。在类似图2和图3的衬底40的半导体衬底140上形成器件150。在衬底140的表面形成掺杂区141。区域141的掺杂和绝缘特性和区域41类似，形成触点161去接收高输入电压。节点161也被形成去和电阻器12的一个端子接触，并且提供到区域141的连接，因此，由触点161接收的高压施加在区域141。在衬底140中形成的接触区163和区域63相似。电阻器13的第二末端或端子延伸通过绝缘体53以与区域163电接触。和部件11相似，区域141和绝缘体53是部件32的一部分。器件150可以是脉宽调制(PMW)电源控制器或者其它类型的可以利用部件11检测高压信号连续变化值的器件的一部分。
图6图示了高压半导体器件80实施例的电路图，该实施例是器件10的可替换实施例。部件11包括电阻器12但省略电阻器13。电阻器12的一个端子被连接去接收高输入电压，第二端子连接到输出16以为提供低压检测信号。和器件10类似，为最小化部件11的功率损耗，电阻器12的值选得很大，典型值不小于15兆欧。
器件80也包括电流镜，被配置去接收检测信号，并响应地在输出88上产生输出电压，该电压代表输入23上接收的高输入电压。电流镜包括钳位二极管81，比较器晶体管84，电流源85。通过连接晶体管84和电流源85形成输出88。二极管81把电阻器12的低压端和在晶体管84的基极的电压钳位到固定电压。电流镜的端子86一般被连接来接收在输出24上得到的工作电压。当在输入23上的电压值增加时，流过电阻器12的电流82的值也增加。电流82的增加使晶体管84能导通更多电流并且减少输出88上的电压。因此，当输入23上的高输入电压值增加时，输出88上的检测信号值响应地下降，并且用作比较器输出，当通过电阻器12的电流比电流源85的电流大时，切换状态。应理解可用一个电阻代替电流源85，并且输出88能产生代表在输入23上接收的电压值的模拟电压。
图6中描述的器件80的实施例的一部分的放大平面图用图7来说明这种描述参考了图6和图7。图7中说明的器件80的部分省略了器件80的电流镜。和器件10类似，形成电阻器12来覆盖J-FET18的一部分，其在晶体管18工作期间基本耗尽载流子。由于器件80省略了电阻器13，电阻器12的图案一般延伸以包括图2和图3中用作电阻器13的图案。注意电阻器12的一个端子被连接以接收来自输入23的高输入电压，电阻器12的另一个端子连接到输出16，而不是连接到晶体管18或19的载流极。
图8概略地图示了电源控制系统100的一个具体实施例的一部分。该控制系统利用器件10调节系统100的输出电压值，系统100接收输入端110和111之间的体输入电压，并且控制电源开关105以在输出端112和113之间提供输出电压，器件10接收输入23上的体电压并提供检测信号给输出16。系统100的电源控制系统101有PWM控制器103，控制电路102和器件10。器件10也用来为控制器103和电路102的工作提供启动电压。放大器104接收检测信号并放大该信号，电路102接受放大的检测信号并处理它而为控制器103提供控制功能。除了其他功能，控制功能可包括线路欠压检测和断路，线路过压检测和断路，输入功率检测和限制，用于电流模式斜波补偿的线路前馈(feed-forward)，功率限制，和/或备用操作。本领域技术人员将理解器件30，80或150也可用来代替器件10。
在另一实施例中，节点23连接到代替输入110的开关105的漏极，并且当开关105不导通时，放大的检测信号是可由控制电路102利用来调节作为变压器的回扫电压的函数的输出电压。当开关105没有导通时，控制电路102也可以检测回扫电压来测定变压器在某时间点是否保存有能量。
综上所述，显然，公开了一个新的装置、形成该装置的方法和使用该装置的方法。除了其它特征，本发明包括形成一个覆盖掺杂区的高压部件，该掺杂区在高压部件工作期间可基本被耗尽载流子。本发明还包括形成覆盖在厚绝缘体上的高压部件，所述绝缘体例如为场氧化物，它覆盖掺杂区的一部分。为使说明清楚，全文使用了“连接”这个词，然而，它和“耦合”在全文中有相同的意义。相应地，“连接”应被理解为直接连接或间接连接。

Claims (8)

1.一种检测高电压的方法，包括：
提供半导体衬底；
形成位于所述半导体衬底之上的检测元件，以及配置所述检测元件接收具有近似大于5伏的值的高电压并且作为响应形成检测信号，所述检测信号的值表示所述高电压的值并且以连续的方式在高电压的操作范围上变化，其中所述检测信号是具有表示高电压的值的电压或者具有表示高电压的值的电流中的一个。
2.如权利要求1所述的方法，还包括配置电路使用所述检测信号来进行以下各项中的一个：检测线路欠压情况、检测线路过压情况、确定输入功率、限制输入功率、功率限制、控制待机操作、或用于电流模式斜坡补偿的线路前馈功能。
3.如权利要求1所述的方法，其中形成所述检测元件包括配置电路使用所述检测信号来进行以下各项中的一个：调节输出电压或检测能量存储元件的能量转移状态。
4.一种检测电源控制器的高电压的方法，包括：
提供半导体衬底；
形成位于所述半导体衬底之上的检测元件，以及配置所述检测元件接收具有近似大于5伏的值的高电压并且作为响应形成检测信号，所述检测信号的值表示所述高电压的值并且以连续的方式在高电压的操作范围上变化；
在半导体衬底上形成第一电路；以及
配置所述第一电路使用所述检测信号来进行以下各项中的一个：检测线路欠压情况、检测线路过压情况、确定输入功率、限制输入功率、功率限制、控制待机操作、用于电流模式斜坡补偿的线路前馈功能、调节输出电压或检测能量存储元件的能量转移状态。
5.如权利要求4所述的方法，其中形成检测元件包括：形成检测元件以接收具有高于四十伏的值的高电压。
6.一种形成高电压检测元件的方法，包括：
在半导体衬底上形成半导体器件，其中所述半导体器件具有至少一个高电压输入端；
形成位于所述半导体衬底的至少一部分之上的检测元件，以及
配置所述检测元件从高电压输入端接收高电压并且作为响应形成检测信号，所述检测信号的值表示所述高电压的值，其中所述高电压的值近似大于四十伏；以及
可操作地耦合第一电路以使用所述检测信号来进行以下各项中的一个：检测线路欠压情况、检测线路过压情况、确定输入功率、限制输入功率、功率限制、控制待机操作、用于电流模式斜坡补偿的线路前馈功能、调节输出电压或检测能量存储元件的能量转移状态。
7.如权利要求6所述的方法，还包括可操作地耦合第二电路以使用所述检测信号来进行以下各项中不通过所述第一电路进行的不同的一项：检测线路欠压情况、检测线路过压情况、确定输入功率、限制输入功率、功率限制、控制待机操作、用于电流模式斜坡补偿的线路前馈功能、调节输出电压或检测能量存储元件的能量转移状态。
8.如权利要求6所述的方法，其中在半导体衬底上形成所述半导体器件包括：在所述半导体衬底上形成掺杂区域，形成位于所述掺杂区域的至少一部分之上的检测元件，其中所述检测元件的第一端不耦合到所述掺杂区域。
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