CN101847587A - 半导体装置及用于在其上形成经图案化辐射阻挡的方法 - Google Patents
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Abstract
本申请案涉及半导体装置及用于在半导体装置上形成经图案化辐射阻挡的方法。本文中揭示半导体装置及用于形成半导体装置的方法的数个实施例。一个实施例针对一种用于制造具有裸片的微电子成像器的方法,所述裸片包含图像传感器、电耦合到所述图像传感器的集成电路及电耦合到所述集成电路的电连接器。所述方法可包括用辐射阻挡层覆盖所述电连接器及穿过所述辐射阻挡层上的光致抗蚀剂层形成与所述电连接器对准的孔口。所述辐射阻挡层不是光致反应的,使得无法使用辐射对其进行图案化。所述方法进一步包含穿过所述光致抗蚀剂层的所述孔口在所述辐射阻挡层中蚀刻开口。
Description
技术领域
本发明涉及半导体装置及用于在半导体装置上形成经图案化辐射阻挡的方法。
背景技术
微电子成像装置包含具有图像传感器的半导体裸片,所述图像传感器定位于所述裸片的前表面上以接收入射辐射。所述裸片还包含用于将所述传感器电耦合到其它电路元件的外部触点或端子。为防止所述外部触点干扰所述传感器的操作或限制所述传感器的大小及/或位置,所述前表面处的外部触点可通过内部互连件电耦合到所述裸片的后表面上的对应外部触点。所述内部互连件可以是贯通衬底导通孔(TSV)。通过以下步骤来形成所述TSV:(a)在裸片中制成与对应外部触点对准的通孔或盲孔,(b)用介电材料给开口的侧壁加衬,及(c)用导电材料至少部分地填充所述开口。接着,可将例如焊料球或线接合的外部互连元件附接到背侧上的外部触点以将所述裸片耦合到外部装置。
图1A到1D图解说明用于使用两个单独的光刻过程在成像器10的背侧上形成红外辐射(IR)阻挡层的过程。图1A图解说明形成于微特征工件100上的成像器10,所述微特征工件具有带有前侧103及背侧105的衬底101、具有第一表面104及第二表面106的介电层102以及具有介电衬109的多个孔108。成像器10还具有衬底101的前侧103处的图像传感器107a、衬底101上及/或衬底101中的集成电路107b以及前侧103处的接合垫110。工件100还具有导电重分布结构111,所述导电重分布结构具有介电层102的第一表面104上的迹线112、孔108中的互连件114及相应迹线112的端处或接近所述端的球形垫116。
为在衬底101的背侧105及导电重分布结构111上方形成红外辐射阻挡层,执行两个单独的光刻过程。图1B图解说明其中将光可界定的红外辐射阻挡层118施加到工件100以覆盖导电重分布结构111及介电层102的所暴露部分的第一光刻过程。红外辐射阻挡层118通常是使用其中将液体红外辐射阻挡材料沉积到所述工件上并旋转所述工件以散布所述液体红外辐射阻挡材料的常规旋涂过程施加的。执行第一光刻过程以图案化穿过红外辐射阻挡层118的开口119。同时,可或可不移除导通孔内侧的材料。开口119经图案化使得其暴露球形垫116,如图1C中所示。接着,固化或硬化所述红外辐射阻挡材料。图1C显示所述导通孔内侧的红外辐射阻挡材料。
在暴露球形垫116之后,将光致反应钝化层120施加到红外辐射阻挡层118,如图1D中所示。钝化层120通常是定位于真空环境中的工件上的预形成干抗蚀剂膜。接着释放所述真空以将钝化层120推到孔108中。所述钝化层可如图1D中所示给所述孔加衬或其可完全填充所述孔。在沉积钝化层120之后,执行第二光刻过程以在钝化层120中形成与球形垫116对准的开口121。在形成开口121之后,可将焊料球或其它外部连接器附接到球形垫116。
图1A到1D中所示的方法的一个缺点是需要两个单独的光刻过程。光刻设备较昂贵且施加、曝光及显影红外辐射阻挡材料层及钝化材料层以形成开口119及120的过程可较费时。如此,针对图1A到1D所描述的方法是资金密集型且执行起来较昂贵。
图1A到1D中所示的方法的另一缺点是经光图案化的红外辐射阻挡层可不充分地阻挡红外辐射。此问题是由于旋涂过程可能未用所述液体红外辐射阻挡材料均匀地涂覆形貌结构(例如用于贯通衬底互连件的深孔)而出现的。因此,通常需要使用常规旋涂过程来沉积一厚层的红外辐射阻挡材料以用所述红外辐射阻挡材料充分地覆盖晶片的表面。然而,由于红外辐射阻挡材料阻挡辐射,因此所述红外辐射阻挡层无法为太厚,否则光图案化过程的辐射将不会穿透所述红外辐射阻挡层的全部厚度。因此,微电子成像器中的常规红外辐射阻挡层易于允许红外辐射穿过所述阻挡层到达所述成像器。
图1A到1D中所描述的方法的其它缺点是光可界定的材料比不为光可界定的等效材料相对昂贵。因此,除了光图案化工具的成本以外,光可界定的红外辐射阻挡层也是相对昂贵的。
发明内容
所述技术的一个实施例是一种制造微电子成像器的方法,所述微电子成像器具有衬底、定位于所述衬底的第一侧处的图像传感器、耦合到所述图像传感器的集成电路及所述衬底的所述第一侧处的多个接合垫,所述多个接合垫电耦合到所述集成电路。在此实施例中,所述方法包括:形成具有贯通衬底互连件及电耦合到所述贯通衬底互连件的迹线的重分布结构,将第一膜安置于所述迹线上方,其中所述第一膜包括大致非光致反应辐射阻挡材料。所述方法还包含光图案化所述第一膜上的光致反应材料的第二膜以在所述第二膜中具有与对应迹线对准的孔口。所述贯通衬底互连件从对应接合垫延伸到所述衬底的第二侧且所述迹线在所述衬底的所述第二侧上方延伸,且所述衬底的所述第二侧与所述衬底的所述第一侧相对。所述方法进一步包含穿过所述第一膜蚀刻与所述孔口对准的开口以暴露所述迹线上的球形垫部分。
所述技术的另一实施例是一种制作具有裸片的半导体装置的方法,所述裸片包含具有第一侧及第二侧的衬底、集成电路及定位于所述第一侧处的接合垫,所述接合垫电耦合到所述集成电路。所述方法包括形成具有互连件及迹线的导电结构及提供与所述衬底分开形成的预形成层压双层辐射阻挡结构。所述互连件电耦合到所述接合垫且延伸到所述衬底的所述第二侧,且所述迹线在所述衬底的所述第二侧上方从所述互连件延伸。所述层压双层辐射阻挡结构具有至少大致非光致反应材料的第一层及光致反应材料的第二层。此实施例进一步包含将所述预形成层压双层辐射阻挡结构施加到所述衬底的所述第二侧,使得所述层压双层辐射阻挡结构贴合到所述迹线及所述互连件的形貌。所述方法还包含在所述层压双层辐射阻挡结构的所述第二层中光图案化与所述迹线的球形垫部分对准的孔口及在不对所述层压双层辐射阻挡结构的所述第一层进行光图案化的情况下在所述第一层中形成开口。
所述技术的另一实施例是一种制造具有裸片的微电子成像器的方法,所述裸片包含图像传感器、电耦合到所述图像传感器的集成电路及电耦合到所述集成电路的电连接器。在此实施例中,所述方法包括用辐射阻挡层覆盖所述电连接器,所述辐射阻挡层为至少大致非光致反应的、穿过所述红外辐射阻挡层上的光致抗蚀剂层形成与所述电连接器对准的孔口及穿过所述光致抗蚀剂层的所述孔口在所述红外辐射阻挡层中蚀刻开口。
所述技术的又一实施例是一种包括裸片的半导体装置,所述裸片具有带有前侧及背侧的衬底、集成电路以及电耦合到所述集成电路的多个接合垫。所述半导体装置进一步包含(a)导电重分布结构,其具有电耦合到所述集成电路的互连件及具有电耦合到对应互连件的球形垫部分的迹线,及(b)辐射阻挡层,其位于所导电重分布结构上。所述辐射阻挡层为至少大致非光致反应的且具有与所述迹线的所述球形垫部分对准的开口。在此实施例中,所述半导体装置具有所述辐射阻挡层上的光致抗蚀剂层,其中所述光致抗蚀剂层具有与所述开口对准的孔口。
附图说明
图1A到1D是根据现有技术的用于形成经图案化红外辐射阻挡层的方法中各个阶段的示意横截面图。
图2A到2D是根据本发明数个实施例的用于形成经图案化红外辐射阻挡层的方法中各个阶段的示意横截面图。
图3A及3B是根据本发明数个实施例的用于形成经图案化红外辐射阻挡层的方法中各个阶段的示意横截面图。
图4A到4C是根据本发明额外实施例的用于形成经图案化红外辐射阻挡层的方法中各个阶段的示意横截面图。
图5是根据本发明实施例的用于使用预形成红外辐射阻挡膜来形成经图案化红外辐射阻挡层的方法的流程图。
图6是根据本发明额外实施例的用于在不对红外辐射阻挡材料进行光图案化的情况下形成经图案化红外辐射阻挡层的另一方法的流程图。
图7是根据本发明实施例的包含经图案化红外辐射阻挡层的微电子成像器的示意横截面图。
图8是根据本发明实施例的包含具有经图案化红外辐射阻挡层的微电子装置的系统的示意图。
具体实施方式
下文描述半导体装置及用于在半导体装置中形成经图案化红外辐射阻挡层的方法的各种实施例。术语“微特征衬底”在通篇中用于包含半导体衬底及其上制作有半导体装置、其它类型的微电子装置、微机械装置、数据存储元件、读取/写入组件及其它特征的其它类型的衬底。微特征衬底可包含一个或一个以上层(例如,导电、半导电及/或介电),所述一个以上层位于彼此上及/或位于彼此内。这些层可包含或形成各种各样的电组件、机械组件及/或此类组件的系统(例如,集成电路、存储器装置、处理器、成像器、微机械系统等)。术语“表面”囊括半导体衬底的具有或不具有经图案化及未经图案化特征的平坦及非平坦表面。所属领域的技术人员还将理解,本发明具有额外实施例,且可在无下文参照图2A到8所示及所述的实施例的数个细节的情况下实践本发明。
图2A到2D图解说明根据本发明数个实施例的用于在半导体装置上形成经图案化红外辐射阻挡层的过程的数个阶段。图2A图解说明微电子装置200(例如,微电子成像器)及微特征工件210,所述微特征工件具有带有前侧212及背侧213的半导体衬底211。在典型应用中,在微特征工件210上及/或微特征工件210中形成多个个别微电子装置200,但出于清晰的目的,本文中在了解到微特征工件210上的每一装置可相同的情况下仅描述了单个微电子装置200。图2A中所图解说明的微电子装置200的实施例是微电子成像器,其具有集成电路214、电耦合到集成电路214的图像传感器阵列216及从衬底211的前侧212延伸到背侧213的多个孔217。孔217的侧壁涂覆有介电衬218,且定位于衬底211的前侧212处的接合垫219覆盖或以其它方式封堵孔217的一端。可借助已知的方法(例如蚀刻或激光钻孔)来形成孔217,且可使用已知的沉积及蚀刻技术来形成介电衬218。
在所述过程的此阶段处,已在衬底211的背侧213处形成重分布结构220。重分布结构220包含衬底211的背侧213上的介电层222、孔217中的多个互连件224、介电层222上的多个迹线226及多个垫228。图2A中所图解说明的互连件224是从接合垫219的背侧延伸到迹线226的贯通衬底互连件。迹线226从孔217横向延伸以将垫228彼此间隔开,使得可在垫228上形成焊料球或其它电连接器。可由单个导电材料层整体地形成互连件224、迹线226及垫228或者可由相同或不同材料单独地形成这些组件中的一者或一者以上。举例来说,可由完全填充孔217的材料形成互连件224,且可由沉积到介电层222上且随后通过光掩模蚀刻的不同材料形成迹线226及垫228。或者,如图2A中所示,通过跨越介电层222及向孔217中沉积铜或另一适合导电材料的保形层而由所述保形层形成互连件224、迹线226及垫228。接着用光掩模覆盖所述保形层并对其进行蚀刻以形成个别互连件224、迹线226及垫228。
如图2A中所示,将预形成红外辐射阻挡层230放置于重分布结构220上。红外辐射阻挡层230由吸收或以其它方式阻挡充足量的红外辐射的材料制成。举例来说,红外辐射阻挡层230具有充足的非光致反应性质,使得其至少大致防止或以其它方式抑制使用光刻或曾在其它层或晶片上的类似物中形成图案的其它过程来形成微特征。因此,所述红外辐射阻挡层为至少大致非光致反应的(即,其至少大致不是“光可界定的”)。因此,红外辐射阻挡层230不适合于在光刻过程中图案化及显影。因此,红外辐射阻挡层230的材料不限于光刻材料,而是红外辐射阻挡层230的材料可具有高红外辐射阻挡性质。举例来说,在一些实施例中,红外辐射阻挡层230可以是吸收全部或几乎全部的红外辐射及/或其所暴露于的其它选定辐射的黑色聚合薄片。红外辐射阻挡层230通常是在其被放置于微特征工件210上之前具有预定厚度的预形成膜或层压结构。
图2B图解说明其中红外辐射阻挡层230已经成形以贴合到孔217、迹线226及垫228的形貌的后续阶段。在一个实施例中,在低压环境(例如,真空室)中,如图2A中所示将红外辐射阻挡层230放置于重分布结构220上。在释放真空时,低压区域保留于孔217的开放空间及红外辐射阻挡层230与重分布结构220之间的其它开放空间中。因此,红外辐射阻挡层230被吸引到所述低压区域中直到其贴合到孔217及重分布结构220的形貌为止,如图2B中所示。
图2C图解说明其中将钝化层240安置于红外辐射阻挡层230上的后续阶段。在图2C中所示的实施例中,钝化层240是随后经光图案化以形成与对应垫228对准的多个孔口242的光致抗蚀剂材料。图2C中所图解说明的钝化层240可以是使用常规旋涂过程安置到红外辐射阻挡层230上的液体光致抗蚀剂,或者钝化层240可以是在红外辐射阻挡层230已经成形以贴合到孔217及重分布结构220的形貌之后沉积到红外辐射阻挡层230上的干抗蚀剂。在其它实施例中,所述干抗蚀剂也可完全填充所述孔。在其它实施例中,所述红外辐射阻挡层及光致抗蚀剂膜层可由此项技术中已知的不同材料制成。
图2D图解说明其中在红外辐射阻挡层230中形成开口232使得通过开口232及孔口242来暴露垫228的后续阶段。可通过将湿或干蚀刻剂安置于孔口242中以在红外辐射阻挡层230中蚀刻开口232的图案来形成开口230。干蚀刻过程可使钝化层240与红外辐射阻挡层230的厚度减小相同量。钝化层及红外辐射阻挡层240及230的厚度经选择以允许在表面上保留所需厚度。接着可将焊料球或其它电连接器连接到垫228以为个别微电子装置200提供背侧电连接。
图3A及3B是图解说明根据另一实施例的用于在半导体装置或其它微电子装置上形成经图案化红外辐射阻挡层的方法的阶段的横截面图。在图2A到3B中,相似参考编号指代相似组件。参照图3A,此实施例包含将预形成红外辐射阻挡层230施加到微特征工件210及接着将钝化层240安置于红外辐射阻挡层230上。图3A中所图解说明的实施例与图2B及2C中所图解说明的实施例的不同在于在预形成红外辐射阻挡层230经成形以贴合到重分布结构220的形貌之前将钝化层240安置于预形成红外辐射阻挡层230上。钝化层240可以是干抗蚀剂或可在低压环境中施加的其它适合抗蚀剂。因此,图3A中所图解说明的实施例提供其中在于微特征工件210上形成红外辐射阻挡层230的同时原位形成钝化层240的层压双层红外辐射阻挡结构。
图3B图解说明其中已释放真空使得所述层压双层红外辐射阻挡结构被吸引到孔217及预形成红外辐射阻挡层230与微特征工件210之间的其它区域中的后续阶段。在此阶段处,可在钝化层240中形成孔口且接着可穿过红外辐射阻挡层230蚀刻开口,如上文针对图2C及2D所示。
图4A到4C图解说明根据另一实施例的用于在半导体装置或其它微电子装置中形成经图案化红外辐射阻挡层的方法的阶段。在图2A到4B中,相似参考编号指代相似组件。参照图4A,与微特征工件210分开形成的预形成双层红外辐射阻挡结构250。因此,在将红外辐射阻挡层230安置于重分布结构220上方之前形成红外辐射阻挡结构250。红外辐射阻挡结构250可包含具有第一厚度的第一预形成薄片及层压到所述第一预形成薄片的第二预形成薄片。举例来说,在一个实施例中,红外辐射阻挡层230为第一预形成薄片且钝化层240为接合或以其它方式层压到红外辐射阻挡层230的第二预形成薄片。在替代实施例中,红外辐射阻挡层230为预形成薄片且接着在红外辐射阻挡层230的预形成薄片上形成钝化层240。举例来说,钝化层240可以是沉积到与微特征工件210分开的预形成红外辐射阻挡层230上的抗蚀剂。红外辐射阻挡结构250可经切割或以其它方式成形以至少大约对应于在将红外辐射阻挡结构250放置或以其它方式施加到微特征工件210之前微特征工件210的大小及形状。
图4B图解说明其中将红外辐射阻挡结构250施加到微特征工件210使得将红外辐射阻挡层230安置于重分布结构220上的后续阶段。可在低压环境中执行此过程,使得低压区域存在于孔217及微特征工件210与红外辐射阻挡层230之间的其它空区域中。参照图4C,接着可释放真空以将红外辐射阻挡结构250吸引到孔217及其它低压区域中,使得红外辐射阻挡结构250贴合到孔217及重分布结构220的形貌。同上文所描述的其它实施例一样,可在钝化层240中形成多个孔口且接着可在红外辐射阻挡层230中蚀刻开口以暴露重分布结构220的垫228。
上文参照图2A到4B所描述的系统及方法的实施例的一个特征是仅使用单个光刻过程来形成所述钝化层中的孔口及所述红外辐射阻挡层中的开口两者。通过提供预形成红外辐射阻挡层且接着将所述预形成红外辐射阻挡层成形为贴合到重分布结构,可仅借助一个光刻过程来暴露所述重分布结构的垫。此使得光刻工具能够用于其它过程。
上文参照图2A到4B所描述的系统的实施例的另一特征是所述红外辐射阻挡层不是光致反应的。如上文所解释,光可界定的红外辐射阻挡层需为薄的,使得曝光辐射可穿透膜的全部厚度。如果所述膜太厚,那么将不会穿过所述膜形成孔的图案。同时,如果所述膜太薄,那么其将不会有效地吸收足够红外辐射或其它选定辐射。因此,现有技术的光可界定的红外辐射阻挡层需要薄至足以在光刻过程中起作用与厚至足以阻挡充足辐射之间的平衡。然而,红外辐射阻挡层230并不限于是薄的,这是因为其并不通过光刻过程图案化来形成开口232(图2D)。红外辐射阻挡层230还可由阻挡全部或几乎全部的红外辐射或其它选定辐射(例如,可潜在地阻挡至少90%且更具体来说潜在地阻挡95%到99%的红外辐射或其它辐射)的材料制成。因此,红外辐射阻挡层230可阻挡红外辐射或其它选定辐射。
图5图解说明用于制造微电子成像器的方法500的流程图,所述微电子成像器具有衬底、所述衬底的第一侧处的图像传感器、耦合到所述图像传感器的集成电路及所述衬底的所述第一侧处的多个接合垫,所述多个接合垫电耦合到所述集成电路。方法500包括形成具有贯通衬底互连件及电耦合到所述贯通衬底互连件的迹线的重分布结构(块510)。所述贯通衬底互连件从对应接合垫延伸到所述衬底的第二侧,且所述迹线在所衬底的所述第二侧上方延伸。方法500通过将包括红外阻挡材料的第一膜安置于所述迹线上方(块520)而继续,所述红外阻挡材料为至少大致非光致反应的。举例来说,所述第一膜可以是上文所描述的红外辐射阻挡层230。方法500通过光图案化所述第一膜上的光可界定材料的第二膜且借此暴露所述第一膜的与对应迹线对准的部分(块530)而继续。方法500进一步包含在所述第一膜的所暴露部分处蚀刻开口以暴露所述迹线上的球形垫(块540)。
制造微电子成像器的另一方法包括用红外辐射阻挡层覆盖重分布结构的电连接器,所述红外辐射阻挡层为至少大致非光致反应的。此实施例进一步包括穿过所述红外辐射阻挡层上的光致抗蚀剂层形成孔口。所述孔口与所述重分布结构的电连接器对准。所述方法通过穿过所述光致抗蚀剂层的孔口在所述红外阻挡层中蚀刻开口而继续。
图6图解说明用于制作具有裸片的半导体装置的方法600的实施例,所述裸片包含具有第一侧及第二侧的衬底、集成电路以及定位于所述第一侧处的接合垫,所述接合垫电耦合到所述集成电路。方法600包含形成具有互连件及迹线的导电结构使得所述互连件电耦合到所述接合垫并延伸到所述衬底的第二侧且所述迹线在所述衬底的第二侧上方从所述互连件延伸(块610)。所述方法通过提供与所述衬底分开形成的预形成层压双层结构(块620)而继续。所述预形成层压双层结构可具有为至少大致非光致反应的材料的第一层及光致反应材料的第二层。方法600进一步包含将所述预形成层压双层结构施加到所述衬底的第二侧使得所述预形成层压双层结构贴合到所述迹线及所述互连件的形貌(块630)。方法600进一步包含在所述预形成层压双层结构的第二层中光图案化与所述迹线的球形垫部分对准的孔口(块640)及在不对所述预形成层压双层结构的第一层进行光图案化的情况下在所述第一层中形成开口(块650)。
图7是经封装微电子成像器700的示意横截面图解说明,所述经封装微电子成像器包含由为至少大致非光致反应的材料构成的背侧红外辐射阻挡层。在图2A到4B及图7中,相似参考编号指代相似组件。除了上文所描述的组件以外,经封装成像器700进一步包含附接到衬底211的前侧的第一支座710、附接到第一支座710的盖720及附接到盖720的第二支座730。经封装成像器700可进一步包含附接到第二支座730的透镜组合件740。第一及第二支座710及730、盖720以及透镜组合件740仅出于说明性目的而显示且并不限于其在图7中的个别配置或其在图7中堆叠所按的次序。举例来说,在数个实施例中,经封装成像器700可不包含盖720或透镜组合件740。经封装成像器700进一步包含附接到垫228的多个外部电连接器750,例如焊料球。如图7中所示,通过对应垫228的孔口242及开口232定位朝向经封装成像器700的中心定位的两个外部电连接器750。图7中所图解说明的外部连接器750以类似方式连接到重分布结构的垫,但图7中未显示外部连接器750处的垫,这是因为所述外部连接器在穿过经封装成像器700的不同横截面平面处。
其它类型的半导体或其它微电子装置可包含经图案化背侧红外辐射阻挡层。举例来说,半导体装置可包括裸片,所述裸片具有带有前侧及背侧的衬底、集成电路以及电耦合到所述集成电路的多个球形垫。所述半导体装置可进一步包含导电重分布结构,所述导电重分布结构具有电耦合到所述集成电路的互连件及将所述球形垫电耦合到对应互连件的迹线。所述半导体装置可进一步包含所述导电重分布结构上的红外阻挡层及所述红外阻挡层上的光致抗蚀剂层。所述红外阻挡层不是光致反应的且具有与所述球形垫对准的开口,且所述光致抗蚀剂层具有与穿过所述红外阻挡层的开口对准的孔口。
上文参照图2A到7所描述的成像器或其它类型的半导体装置中的任何一者可并入到更大及/或更复杂的系统中,所述更大及/或更复杂的系统的代表性样本是图8中所示意性显示的系统800。系统800可包含处理器801、存储器装置802(例如,SRAM、DRAM、快闪及/或其它存储器装置)、输入/输出装置803及/或804处的其它子系统或组件。上文参照图2A到7所描述的前述半导体组件可包含于图8中所示的组件中任一者中。所产生的系统800可执行各种各样的计算、处理、存储、感测、成像及/或其它功能中的任一者。因此,代表性系统800可包含(但不限于)计算机及/或其它数据处理器,例如,桌上型计算机、膝上型计算机、因特网器具、手持式装置(例如,掌上型计算机、可佩戴式计算机、蜂窝式或移动电话、个人数字助理等)、多处理器系统、基于处理器的或可编程消费者电子装置、网络计算机及小型计算机。其它代表性系统800可包含相机、光或其它辐射传感器、服务器及相关联服务器子系统及/或显示装置。在此类系统中,个别裸片可包含成像器阵列,例如CMOS成像器。系统800的组件可装纳于单个单元中或分布于多个互连单元上(例如,通过通信网络)。因此,系统800的组件可包含本地及/或远程存储器装置以及各种各样的计算机可读媒体中的任一者。
依据前文应了解,在本文中已出于图解说明目的描述了本发明的具体实施例,但尚未详细地显示或描述众所周知的结构及功能以避免不必要地使对本发明实施例的描述模糊。在上下文准许的情况下,单数或复数术语也可分别包含复数或单数术语。除非词语“或”在参考两个或两个以上项目的列表时与指示所述词语应限于仅意指排斥其它项目的单个项目的明确条款相关联,否则在此列表中使用“或”应被理解为包含(a)所述列表中的任一单个项目,(b)所述列表中的所有项目或(c)所述列表中项目的任一组合。另外,术语红外辐射阻挡层可意指可至少大致阻挡除红外辐射以外的选定辐射的“辐射阻挡”。
依据前文应了解,上文所描述的具体实施例是出于图解说明目的且可在不背离本发明的前提下做出各种修改。在其它实施例中,可组合或消除在特定实施例的上下文中所描述的本发明的方面。此外,尽管与本发明的某些实施例相关联的优点可能已在那些实施例的上下文中予以描述,但其它实施例也可展示出此类优点,而并非所有实施例必需展示出此类优点以归属于本发明的范围内。因此,本发明并不限于为便于理解而提供的上文所描述的实施例,而是本发明包含权利要求书所界定的任何及所有其它实施例。
Claims (25)
1.一种制造微电子成像器的方法,所述微电子成像器具有衬底、定位于所述衬底的第一侧处的图像传感器、耦合到所述图像传感器的集成电路及所述衬底的所述第一侧处的多个接合垫,所述多个接合垫电耦合到所述集成电路,所述方法包括:
形成具有贯通衬底互连件及电耦合到所述贯通衬底互连件的迹线的重分布结构,所述贯通衬底互连件从对应接合垫延伸到所述衬底的第二侧且所述迹线在所述衬底的所述第二侧上方延伸,且所述衬底的所述第二侧与所述衬底的所述第一侧相对;
将第一膜安置于所述迹线上方,其中所述第一膜包括大致非光致反应辐射阻挡材料;
光图案化所述第一膜上的光致反应材料的第二膜以在所述第二膜中具有与对应迹线对准的孔口;及
穿过所述第一膜蚀刻与所述孔口对准的开口以暴露所述迹线上的球形垫部分。
2.根据权利要求1所述的方法,其中:
所述第一膜为具有第一厚度的第一预形成薄片且所述第二膜为在将所述第一膜安置于所述迹线上方之前层压到所述第一预形成薄片以形成层压双层结构的第二预形成薄片;
将所述第一膜安置于所述迹线上方包括在真空下将所述层压双层结构放置于所述重分布结构上使得所述第一预形成薄片在所述第二预形成薄片下面并释放所述真空使得所述层压双层结构贴合到所述重分布结构的形貌;及
光图案化所述第二膜包括将所述第二预形成薄片暴露于辐射能图案并使所述第二预形成薄片显影,借此在所述第二预形成薄片中形成所述孔口,穿过所述孔口在所述第一膜中蚀刻所述开口。
3.根据权利要求1所述的方法,其中所述第一膜包括具有第一厚度的红外辐射阻挡材料的第一预形成薄片且所述第二膜包括第二预形成薄片,且其中所述方法进一步包括在将所述第一膜安置于所述迹线上方之前将所述第一与第二预形成薄片层压在一起。
4.根据权利要求3所述的方法,其中所述第一预形成薄片包括炭黑材料且所述第二预形成薄片包括干抗蚀剂。
5.根据权利要求1所述的方法,其中所述第一膜包括红外辐射阻挡材料的第一预形成薄片且所述方法包括通过将所述第二膜安置到所述第一预形成薄片上来形成层压双层结构。
6.根据权利要求5所述的方法,其中所述第二膜包括干抗蚀剂且将所述第二膜安置到所述第一预形成薄片上包括将所述干抗蚀剂沉积于所述第一预形成薄片上。
7.根据权利要求6所述的方法,其中在将所述第一膜安置于所述迹线上方之前将所述干抗蚀剂沉积到所述第一预形成薄片上。
8.根据权利要求1所述的方法,其中将所述第一膜安置于所述迹线上方包括将红外辐射阻挡材料的保形层沉积于所述衬底的所述第二侧上方。
9.一种制作具有裸片的半导体装置的方法,所述裸片包含具有第一侧及第二侧的衬底、集成电路及定位于所述第一侧处的接合垫,所述接合垫电耦合到所述集成电路,所述方法包括:
形成具有互连件及迹线的导电结构,其中所述互连件电耦合到所述接合垫且延伸到所述衬底的所述第二侧,且其中所述迹线在所述衬底的所述第二侧上方从所述互连件延伸;
提供与所述衬底分开形成的预形成层压双层辐射阻挡结构,所述层压双层辐射阻挡结构具有至少大致非光致反应材料的第一层及光致反应材料的第二层;
将所述预形成层压双层辐射阻挡结构施加到所述衬底的所述第二侧,使得所述层压双层辐射阻挡结构贴合到所述迹线及所述互连件的形貌;
在所述层压双层辐射阻挡结构的所述第二层中光图案化与所述迹线的球形垫部分对准的孔口;及
在不对所述层压双层辐射阻挡结构的所述第一层进行光图案化的情况下,在所述第一层中形成开口。
10.根据权利要求9所述的方法,其中施加所述层压双层辐射阻挡结构进一步包括在真空下将所述层压双层辐射阻挡结构放置于所述裸片上且接着释放所述真空,借此将所述第一层吸引抵靠所述迹线及互连件,使得所述层压双层辐射阻挡结构贴合到所述迹线及所述互连件。
11.根据权利要求9所述的方法,其中所述半导体装置包括微电子成像器,且其中所述层压双层辐射阻挡结构的所述第一层包括红外辐射阻挡材料且所述层压双层辐射阻挡结构的所述第二层包括光可界定的抗蚀剂。
12.根据权利要求11所述的方法,其中在所述第一层中形成开口包括穿过所述第二层中的所述孔口对所述第一层进行干蚀刻。
13.一种制造具有裸片的微电子成像器的方法,所述裸片包含图像传感器、电耦合到所述图像传感器的集成电路及电耦合到所述集成电路的电连接器,所述方法包括:
用辐射阻挡层覆盖所述电连接器,所述辐射阻挡层为至少大致非光致反应的;
穿过所述红外辐射阻挡层上的光致抗蚀剂层形成与所述电连接器对准的孔口;及
穿过所述光致抗蚀剂层的所述孔口在所述红外辐射阻挡层中蚀刻开口。
14.根据权利要求13所述的方法,其中:
所述辐射阻挡层为在用所述红外辐射阻挡层覆盖所述电连接器之前形成的红外辐射阻挡材料的预形成薄片;且
将所述光致抗蚀剂安置于所述红外辐射阻挡层上。
15.根据权利要求14所述的方法,其中用所述辐射阻挡层覆盖所述电连接器包括在真空下将所述辐射阻挡层放置于所述电连接器上并释放所述真空,使得所述辐射阻挡层贴合到所述电连接器的形貌。
16.根据权利要求14所述的方法,其中在用所述辐射阻挡层覆盖所述电连接器之前将所述光致抗蚀剂施加到所述红外辐射阻挡材料。
17.根据权利要求14所述的方法,其中在用所述辐射阻挡层覆盖所述电连接器之后将所述光致抗蚀剂施加到红外辐射阻挡材料的所述预形成薄片。
18.根据权利要求13所述的方法,其中所述辐射阻挡层包括具有第一厚度的红外辐射阻挡材料的第一预形成薄片且所述光致抗蚀剂包括层压到红外辐射阻挡材料的所述第一预形成薄片的第二预形成薄片,其中在用所述辐射阻挡层覆盖所述电连接器之前形成所述第一及第二预形成薄片。
19.一种半导体装置,其包括:
裸片,其具有带有前侧及背侧的衬底、集成电路以及电耦合到所述集成电路的多个接合垫;
导电重分布结构,其具有电耦合到所述集成电路的互连件以及具有电耦合到对应互连件的球形垫部分的迹线;
辐射阻挡层,其位于所述导电重分布结构上,所述辐射阻挡层为至少大致非光致反应的且具有与所述迹线的所述球形垫部分对准的开口;及
光致抗蚀剂层,其位于所述辐射阻挡层上,其中所述光致抗蚀剂层具有与所述开口对准的孔口。
20.根据权利要求19所述的半导体装置,其进一步包括所述衬底的所述前侧处的图像传感器,其中所述图像传感器电耦合到所述集成电路。
21.根据权利要求19所述的半导体装置,其中所述红外辐射阻挡层与所述光致抗蚀剂层形成双层层压红外辐射阻挡结构。
22.根据权利要求19所述的半导体装置,其中所述红外辐射阻挡层为黑体。
23.根据权利要求19所述的半导体装置,其中:
所述裸片进一步包括所述衬底的所述前侧处的图像传感器;
所述互连件为从所述衬底的所述前侧延伸到所述衬底的所述背侧的贯通衬底互连件;且
所述红外层为黑体。
24.根据权利要求23所述的半导体装置,其中所述红外辐射阻挡层阻挡至少90%的红外辐射。
25.根据权利要求23所述的半导体装置,其中所述红外辐射阻挡层阻挡95%到99%的红外辐射。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102683264A (zh) * | 2011-03-07 | 2012-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制作方法 |
CN112110409A (zh) * | 2019-06-21 | 2020-12-22 | 安靠科技新加坡控股私人有限公司 | 半导体装置以及制造半导体装置的方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7947601B2 (en) * | 2009-03-24 | 2011-05-24 | Micron Technology, Inc. | Semiconductor devices and methods for forming patterned radiation blocking on a semiconductor device |
JP2011205222A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | カメラモジュール |
US9484279B2 (en) * | 2010-06-02 | 2016-11-01 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die |
TWI467777B (zh) * | 2012-06-06 | 2015-01-01 | Pixart Imaging Inc | 光學裝置之封裝結構 |
GB201310408D0 (en) * | 2013-06-12 | 2013-07-24 | It Luggage Ltd | Improvement to an article of luggage |
JP2017175047A (ja) | 2016-03-25 | 2017-09-28 | ソニー株式会社 | 半導体装置、固体撮像素子、撮像装置、および電子機器 |
US10199333B2 (en) * | 2017-07-05 | 2019-02-05 | Omnivision Technologies, Inc. | Delamination-resistant semiconductor device and associated method |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080020505A1 (en) * | 2004-06-29 | 2008-01-24 | Salman Akram | Packaged microelectronic imagers and methods of packaging microelectronic imagers |
CN101308845A (zh) * | 2007-05-16 | 2008-11-19 | 索尼株式会社 | 半导体器件及其制造方法 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5311061A (en) | 1993-05-19 | 1994-05-10 | Motorola Inc. | Alignment key for a semiconductor device having a seal against ionic contamination |
WO1995005007A1 (en) * | 1993-08-10 | 1995-02-16 | Loral Vought Systems Corporation | Photoconductive impedance-matched infrared detector with heterojunction blocking contacts |
TW363239B (en) | 1997-06-23 | 1999-07-01 | United Microelectronics Corp | Manufacturing method for bonding pad windows |
US7276970B2 (en) * | 1998-11-12 | 2007-10-02 | Broadcom Corporation | System and method for linearizing a CMOS differential pair |
TWI313059B (zh) * | 2000-12-08 | 2009-08-01 | Sony Corporatio | |
KR100551046B1 (ko) | 2003-08-28 | 2006-02-09 | 삼성에스디아이 주식회사 | 유기 이엘 소자 |
EP1577948A1 (en) | 2004-03-16 | 2005-09-21 | Irvine Sensors Corp. | Stacked microelectric module with vertical interconnect vias |
DE102005007743A1 (de) * | 2005-01-11 | 2006-07-20 | Merck Patent Gmbh | Druckfähiges Medium zur Ätzung von Siliziumdioxid- und Siliziumnitridschichten |
DE102006023993A1 (de) * | 2005-05-23 | 2007-03-08 | Wang, Ran-Hong, Tustin | Polarisationssteuerung für Flüssigkristallanzeigen |
US7633583B2 (en) * | 2005-05-23 | 2009-12-15 | Ran-Hong Raymond Wang | Controlling polarization for liquid crystal displays |
TWI345313B (en) | 2005-09-05 | 2011-07-11 | Au Optronics Corp | Thin film transistor and method of manufacturing the same |
KR100720529B1 (ko) | 2005-12-29 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 및 그의 형성방법 |
US7462831B2 (en) * | 2006-01-26 | 2008-12-09 | L-3 Communications Corporation | Systems and methods for bonding |
US7767544B2 (en) * | 2007-04-12 | 2010-08-03 | Micron Technology Inc. | Semiconductor fabrication method and system |
US20090017576A1 (en) * | 2007-07-09 | 2009-01-15 | Swarnal Borthakur | Semiconductor Processing Methods |
US8585915B2 (en) * | 2007-10-29 | 2013-11-19 | Micron Technology, Inc. | Methods for fabricating sub-resolution alignment marks on semiconductor structures |
US7884015B2 (en) * | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
US20090146234A1 (en) * | 2007-12-06 | 2009-06-11 | Micron Technology, Inc. | Microelectronic imaging units having an infrared-absorbing layer and associated systems and methods |
US7821039B2 (en) * | 2008-06-23 | 2010-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout architecture for improving circuit performance |
US8014166B2 (en) * | 2008-09-06 | 2011-09-06 | Broadpak Corporation | Stacking integrated circuits containing serializer and deserializer blocks using through silicon via |
US7919792B2 (en) * | 2008-12-18 | 2011-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell architecture and methods with variable design rules |
US7947601B2 (en) * | 2009-03-24 | 2011-05-24 | Micron Technology, Inc. | Semiconductor devices and methods for forming patterned radiation blocking on a semiconductor device |
CN102683264B (zh) * | 2011-03-07 | 2014-02-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制作方法 |
US8730626B2 (en) * | 2011-10-04 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection |
US9142630B2 (en) * | 2012-07-25 | 2015-09-22 | Taiwan Semiconductor Manufacturing Co. Limited | Device performance enhancement |
US9923101B2 (en) * | 2012-09-13 | 2018-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure |
US10224279B2 (en) * | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
US9735245B2 (en) * | 2014-08-25 | 2017-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device |
US20160079167A1 (en) * | 2014-09-12 | 2016-03-17 | Qualcomm Incorporated | Tie-off structures for middle-of-line (mol) manufactured integrated circuits, and related methods |
US9620454B2 (en) * | 2014-09-12 | 2017-04-11 | Qualcomm Incorporated | Middle-of-line (MOL) manufactured integrated circuits (ICs) employing local interconnects of metal lines using an elongated via, and related methods |
KR20160133688A (ko) * | 2015-05-13 | 2016-11-23 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
US9691695B2 (en) * | 2015-08-31 | 2017-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Monolithic 3D integration inter-tier vias insertion scheme and associated layout structure |
US9786614B2 (en) * | 2015-11-16 | 2017-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out structure and method of forming |
US10128234B2 (en) * | 2016-11-18 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company Limited | Electromigration resistant semiconductor device |
-
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-
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080020505A1 (en) * | 2004-06-29 | 2008-01-24 | Salman Akram | Packaged microelectronic imagers and methods of packaging microelectronic imagers |
CN101308845A (zh) * | 2007-05-16 | 2008-11-19 | 索尼株式会社 | 半导体器件及其制造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102683264A (zh) * | 2011-03-07 | 2012-09-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制作方法 |
CN102683264B (zh) * | 2011-03-07 | 2014-02-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的制作方法 |
CN112110409A (zh) * | 2019-06-21 | 2020-12-22 | 安靠科技新加坡控股私人有限公司 | 半导体装置以及制造半导体装置的方法 |
Also Published As
Publication number | Publication date |
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