CN101814485A - 具有堆栈式电感和集成电路芯片的小型功率半导体封装及其生产方法 - Google Patents
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Abstract
本发明公布了一种具有堆栈式电感和集成电路芯片的小型功率半导体封装及其生产方法，该封装具有大额定电感且封装引脚小，包括一具有底部功率IC芯片、顶部功率电感和由引线框架或者印刷电路板制成的中间电路衬底的键合堆栈。功率电感包括具有闭合磁环的电感磁芯。电路衬底包括位于电感磁芯下方的第一组底部半线圈形成的导电单元。第二组顶部半线圈形成的导电单元位于电感磁芯的上方，由连接导线、三维互连板或者上层引线框架的引线制成，每个单元的两个末端连接到相应的底部半线圈形成的导电单元，从而共同形成围绕电感磁芯的电感线圈。一种顶部密封胶将电感磁芯、顶部半线圈形成的导电单元、底部半线圈形成的导电单元和电路衬底密封保护起来。
Description
技术领域
本发明涉及电子系统封装领域。具体地说，本发明涉及半导体芯片和电感元件的物理级封装。
背景技术
由随着市场需求的发展，功率半导体封装在满足功率变大同时不断趋向于更小的尺寸和/或引脚。一种功率变换器(升降压变换器等)的通常的功率半导体封装包括半导体芯片和电感元件的封装。图1是一个此类功率变换器电路的实例，为功率半导体电路1。通过一个电路将输入电压VIN(2.5V到3.5V)转换成可调整的输出电压VOUT(额定输出电流为500mA)。此电路包括一个控制集成电路(IC)AOZ1505DI，一个功率电感(L1，1mH)和两个电阻R1、R2。可选地，电阻R1、R2和其它电路元件也可以被集成到控制IC AOZ1505DI中。然而，功率电感L1要求的线圈结构和尺寸需要其作为一个与功率控制IC芯片分离的元件执行。因此，对功率变换器电路来说，如何紧密地集成功率电感和功率控制IC一直是一个巨大的挑战。上述引用的申请里已描述了很多相关的现有技术作为参照。本发明目的在于提供一种功率半导体封装，其具有减小的封装引脚，同时具有大额定电感，包括电感系数值、额定电感电流和饱和电流。
发明内容
本发明公开的小功率半导体封装具有大额定电感的同时呈现出减小的封装引脚。该封装包括：
a)位于底部的功率集成电路(IC)芯片、位于顶部的功率电感和位于中间的电路衬底组成的键合堆栈。
b)功率电感包括位于电路衬底上方的电感磁芯(如铁氧体芯片)，其具有诸如环状线的闭合磁环。电感磁芯有一个内部窗口。
c)电路衬底包括位于电感磁芯下方的第一组底部半线圈形成的导电单元。
d)第二组顶部半线圈形成的导电单元位于电感磁芯的上方。每个单元的两个末端均穿过电感磁芯的窗口并缠绕电感磁芯后连接到相应的底部半线圈形成的导电单元，从而共同形成围绕电感磁芯的电感线圈。
e)一种将电感磁芯、顶部半线圈形成的导电单元、底部半线圈形成的导电单元和电路衬底密封保护起来的顶部密封胶。
作为一个较佳实施方式，电路衬底的上表面可以加上锁定形状特征的几何密封胶从而加强功率半导体封装上顶部密封胶的固化。
另一个较佳实施方式中，可以采用内含磁性粒子的模塑料制作顶部密封胶以增大额定电感。电感磁芯内可制成沿磁环至少有一个气隙以调整电感系数。
另一个较佳实施方式中，顶部半线圈形成的单元耦合裸露的底部半线圈形成的单元的一个末端穿过电感磁芯的内部窗口到电感磁芯外的邻近的底部半线圈形成的单元的末端，形成电感线圈。
在更具体的实施方式中，电路衬底是引线框架，底部半线圈形成的导电单元是若干半线圈图案化的导电引线，这些导电阴险都属于引线框架一部分。相对地，顶部半线圈形成的导电单元可以由以下材料制成：
1.若干键合线。每根导线从上方缠绕电感磁芯并连接到半线圈图案化的导电引线，形成电感线圈。或者可选：
2.若干三维互连板。每块互连板从上方缠绕电感磁芯并连接到半线圈图案化的导电引线，形成电感线圈。或者可选：
3.若干上层引线框架的引线。引线连接到半线圈图案化的导电引线，形成电感线圈。
为了方便电感磁芯窗口内顶部半线圈形成的导电单元和底部半线圈形成的导电单元之间的连接，也可能在电感磁芯的内部窗口使用连接芯片。也可能用一个外部连接芯片以方便电感磁芯附近的连接。连接芯片中可能会穿有导通孔以方便顶部半线圈形成的导电单元和底部半线圈形成的导电单元之间的连接。
引线框架也可能有一个适合功率IC芯片尺寸的底部凹槽。底部凹槽可以通过在底面固定若干外围支座凸块来形成，同时具有了可从引线框架引出外部连接的优点。这里，功率IC芯片的衬底侧键合到引线框架的底面，而器件侧则背对引线框架。为了从功率IC芯片引出外部连接，功率IC芯片的器件侧上也可以固定若干底层接触凸块。
作为一个可选的实施方式，底部凹槽可以通过加工或者部分切削引线框架底部得到。
作为一个可选的实施方式，可以通过将顶层引线框架套印并层压到底层引线框架上来形成底部凹槽。顶层引线框架有半线圈图案化的的导电引线，构成底部半线圈形成的导电单元。重要的是，底层引线框架被制成含有预先设定的几何图案的内孔从而在层压的时候形成底部凹槽。
作为一个可选的实施方式，电路衬底可由多层电路层压板(MCL)，如印刷电路板(PCB)制成，它包括：
a)顶部导电轨迹层，含有构成底部半线圈形成的导电单元的第一组半线圈图案化的导电轨迹和第二组的顶部导电轨迹。
b)底部导电轨迹层，含有若干底部导电轨迹。
c)一个位于两层之间的中间绝缘层，将顶部导电轨迹层与底部导电轨迹层隔离开。
由于MCL的互联和绝缘的灵活性，功率IC芯片可以配置成器件侧与MCL的底层平面键合而衬底侧背对MCL，或者相反。中间绝缘层可以有若干导电通孔以便电连接第一组选中的半线圈图案化的导电轨迹和第二组选中的底部导电轨迹，从而实现功率IC芯片和功率电感的电连接，并使功率电感可以连接到外部电路。另外，底部导电轨迹可以包含电布线，从而可连接功率IC芯片到MCL外围的接触处。
作为另一个较佳实施方式，MCL的底层平面上可以固定若干外围支座凸块，从而形成一个适合功率IC芯片尺寸的底部凹槽并方便MCL的外部连接。
此处公开一种制造若干上述小功率半导体封装单元的工艺。它包括：
a)图案化一组电路衬底，每个电路衬底上都有底部半线圈形成的导电单元。
b)结构化多个功率IC芯片，以便每个功率IC芯片能够进行芯片键合工艺。
c)提供若干电感磁芯和若干顶部半线圈形成的导电单元。
d)将电感磁芯附着到底部半线圈形成的导电单元上。
e)在组件内每个电路衬底的位置处：
1)将顶部半线圈形成的导电单元对准电感磁芯之上，互连顶部半线圈形成的导电单元和底部半线圈形成的导电单元，从而与缠绕电感磁芯的电感线圈一起形成一个次封装单元。
2)加入顶部密封胶，从而将每个次封装单元的顶部密封保护起来。
3)对准并将功率IC芯片键合到次封装单元之下，从而形成一个封装单元。
f)从组件分离出封装单元。
在更具体的实施方式中，图案化具有若干电路衬底的组件的步骤还包括在每个电路衬底上制作一个适合功率IC芯片尺寸的底部凹槽。这个底部凹槽可以通过刻蚀每个电路衬底的底侧，或者部分切削每个电路衬底的底侧，或者简单采用一个已经具有底部凹槽的MCL得到。
在电路衬底由引线框架制成的场合，底部凹槽的制作也可以通过：
1.提供一个具有若干半线圈图案化的导电引线的顶层引线框架，这些引线形成底部半线圈形成的导电单元。
2.提供含有预先设定的几何图案的内孔的底层引线框架，从而将底层引线框架层压到顶层引线框架的底侧以形成底部凹槽。
在一个容纳功率IC芯片的可选实施方式中，在e2)步骤之后，可附着若干尺寸合适的外围支座凸块到每个电路衬底的底层上。
本发明的各个方面及其众多实施方式在后面的说明中会更加清楚地展示给本领域的普通技术人员。
附图说明
为了更全面地描述本发明的众多实施方式，附图可作为参照。然而，附图不能被视为对本发明范围的限制，而仅作说明用。
图1是一个包括控制IC芯片和功率电感的最终封装的常用功率转换器电路。
图2A至图2F是本发明的包括功率电感、引线框架和功率IC芯片的组件的小功率半导体封装的第一种实施方式；
图3是本发明的采用两个层压引线框架的小功率半导体封装的第二种实施方式；
图4A和图4B是本发明的采用部分切削引线框架的第三种实施方式；
图5A至图5C是本发明的在底部采用外围支座凸块而在顶部采用顶层半线圈形状的互连板的第四种实施方式；
图6是本发明的采用内含磁性粒子的模塑料封胶和带有若干几何封胶以锁定特征的引线框架的第五种实施方式；
图7A至图7D是本发明的第六种实施方式。除了用一个与功率IC芯片的器件侧键合的两层印刷电路板替代引线框架以外，类似于第一种实施方式；
图8A至图8C是本发明的第七种实施方式。除了两层印刷电路板与功率IC芯片的衬底侧键合以外，类似于第六种实施方式；
图9A至图9F是本发明的第八种实施方式。除了用一个与功率IC芯片的器件侧键合的三层印刷电路板替代引线框架以外，类似于第一种实施方式；
图10A至图10E是制作若干如图2A所示的小型功率半导体封装单元的第一种工艺；
图11A至图11C是制作若干如图3所示的小型功率半导体封装单元的第二种工艺；
图12A至图12C是制作若干如图4B所示的小型功率半导体封装单元的第三种工艺；以及
图13A至图13F是图10A至图10E所示的第一种工艺的变更工艺。
具体实施方式
上文和下文中说明的内容以及这里包含的附图仅着重于本发明的一个或者多个现有首选的具体实施方式，同时也说明了若干代表性可选特征和/或者可选实施方式。本说明和附图意在实例解说，其本身不是本发明的限制。因此，本领域的普通技术人员可以很方便地实现变更、修改和选择。应当认识到，这些变更、修改和选择也在本发明的范围内。
图2A至图2F是本发明的小功率半导体封装10的第一种实施方式。它包括了具有功率电感12、具有底部凹槽的引线框架13和功率IC芯片11的键合堆栈，从而实现了封装引脚的减小。具有底部凹槽的引线框架13可以通过例如刻蚀的方式制成一个适合功率IC芯片11尺寸的底部凹槽14。图2A是功率半导体封装10的剖视图，图2B是它的俯视图，图2C是属于功率电感12部分的电感磁芯15的俯视图(例如铁氧体芯片)，图2D是底部凹槽引线框架13的底部半线圈图案化的导电引线17a到17g的俯视图，图2E是功率半导体封装10的仰视图，图2F是与图2D水平镜像的底部半线圈图案化的导电引线17a到17g的仰视图。
功率电感12有一个位于带有底部凹槽的引线框架13之上的电感磁芯15。如图2B和图2C所示，电感磁芯15为带有一个内部窗口的闭合矩形形状。对本领域的普通技术人员来说，为了得到尺寸小而电感系数大的电感，非常重要的一点是让电感磁芯15具有闭合磁环的形状从而将最多的磁通量限制其中。而此闭环的具体形状是次要的。因此，比如闭环可以选择为正方形、多边形、椭圆或者环状线。然而，一般认为环状线形状能够提供最有效的磁通量限制。
然后，带底部凹槽的引线框架13具有位于电感磁芯15之下的第一组底部半线圈图案化的导电引线17a至17g。本质上，如图2D所示，底部半线圈图案化的导电引线17a至17g形成功率电感12的底部半线圈18。相对的，第二组底部半线圈形成的连接导线19a至19f位于电感磁芯15之上，每根连接导线从上面环绕电感磁芯15。此外，每根顶部半线圈形成的连接导线的两端通过电感磁芯15的内部窗口16并缠绕电感磁芯后连接到合适的可选的底部半线圈图案化的导电引线，从而共同形成围绕电感磁芯的电感线圈。因此，例如，顶部半线圈形成的连接导线19a的两个末端分别键合到底部半线圈图案化的导电引线17a和17b。顶部半线圈形成的连接导线19a的一端在电感磁芯15的内部窗口16内部键合到底部半线圈图案化的导电引线的一端17b，而顶部半线圈形成的连接导线19a的另一端在电感磁芯15外部键合到底部半线圈图案化的导电引线的一端17a。顶部半线圈形成的连接导线19b的两个末端分别键合到底部半线圈图案化的导电引线17b和17c。顶部半线圈形成的连接导线19b的一端在电感磁芯15的内部窗口16内部键合到底部半线圈图案化的导电引线的一端17c，而顶部半线圈形成的连接导线19a的另一端在电感磁芯15外部键合到底部半线圈图案化的导电引线的一端17b。以此类推，顶部半线圈形成的连接导线19c的两个末端分别键合到底部半线圈图案化的导电引线17c和17d。最后，顶部半线圈形成的连接导线19f的两个末端分别键合到底部半线圈图案化的导电引线17f和17g。结果，带有底部凹槽的引线框架13的底部半线圈图案化的导电引线17a和17g也成为功率电感12的两个器件终端用于与功率半导体封装10的其他元件的电路连接。如图2B和图2C所示，为了方便功率电感12的电感系数的调整，电感磁芯15可被制成在其磁环上具有一个或多个气隙15a，但是电感磁芯15仍被认为是闭合的磁环。附带备注，元件17a至17g，19a至19f和15在图2B中以虚线标出其元件轮廓，表明它们都是隐藏在密封胶101之下的。
在本实施方式中，功率IC芯片11的衬底侧111键合到带有底部凹槽的引线框架13的底层平面，而功率IC芯片11的器件侧112则背对带有底部凹槽的引线框架13。一般，器件侧112上面具有若干接触凸块11a至11e以便于功率IC芯片11的外部连接。在本申请中，凸块包括锡珠、锡铅凸块、铜枕、钉头金凸点等等。为了保护整个封装，功率半导体封装10有一层顶部密封胶101来将功率电感12和带有底部凹槽的引线框架13的顶层部分密封保护起来。
图3是本发明的小功率半导体封装20的第二种实施方式的侧视图。它采用两个层压引线框架，顶层引线框架13a和底层引线框架13b。虽然在图中没有显示出来，与第一种实施方式一样，顶层引线框架13a包括若干底部半线圈图案化的导电引线17a至17g以与顶部半线圈形成的连接导线19c、19d等形成一个电感线圈。虽然如此，底层引线框架13b现在被制成含有预先设定的几何图案的内孔13c。因此，在将底层引线框架13b层压到顶层引线框架13a的底部时形成一个适合尺寸的底部凹槽14以容纳功率IC芯片11。
图4A和图4B是本发明采用部分切削引线框架的第三种实施方式的仰视图。图4A的功率半导体封装30中，通过沿水平方向部分切削引线框架的底部侧得到带有部分横向切削边缘31a和31b的底部凹槽14。虽然如此，在图4B的功率半导体封装35中，可以通过沿垂直方向部分切削引线框架的底部侧得到带有部分纵向切削边缘36a和36b的底部凹槽14。
图5A至图5C是本发明的功率半导体封装40的第四种实施方式。它在引线框架41的底部采用外围支座凸块43b和43c，而在其顶部采用顶部半线圈形成的互连板42a至42h。图5A是移除密封胶101后以便观察各种内部元件的俯视图。图5B是引线框架41的若干底部半线圈图案化的导电引线41a至41j的俯视图。图5C是沿A-A方向的功率半导体封装40的侧面剖视图。
若干三维的顶部半线圈形成的互连板42a至42h被用来取代图2A中的顶部半线圈形成的连接导线。每块互连板从上方缠绕电感磁芯15并连接到底部半线圈图案化的导电引线41a至41j的合适可选单元，形成电感线圈。因此，例如，顶部半线圈形成的互连板42a的两端分别键合到底部半线圈图案化的导电引线41a和41b。顶部半线圈形成的互连板42b的两端分别键合到底部半线圈图案化的导电引线41b和41c。以此类推，顶部半线圈形成的互连板42c的两端分别键合到底部半线圈图案化的导电引线41c和41d。最后，顶部半线圈形成的互连板42h的两端分别键合到底部半线圈图案化的导电引线41h和41i。结果，底部半线圈图案化的导电引线41a和41i也成为功率电感12的两个器件终端用于与功率半导体封装40的其他元件的电路连接。与连接导线比起来，顶部半线圈形成的互连板形成的电感线圈具有更低线圈电阻的优点。
作为图2A中的带有底部凹槽的引线框架13的替代，外围支座凸块43b和43c被连接到底部半线圈图案化的导电引线41d和41f的底层，从而形成一个适合功率IC芯片11尺寸的底部凹槽并可从引线框架引出外部连接。外围支座凸块43b和43c比起功率IC芯片11上的接触凸块来说可能相对大些。虽然只需要两个来与电感形成电连接，但为了保持稳定性，至少设有三个外围支座凸块。类似于图2A，功率IC芯片11的衬底侧111连接到底部半线圈图案化的导电引线41d和41f的底部，而功率IC芯片11的器件侧112则背对引线框架。
图6是本发明的功率半导体封装50的第五种实施方式。它采用内含磁性粒子53的模塑料封胶101来减小磁场的磁阻从而增加功率电感12的电感系数值。此外，带有底部凹槽的引线框架51具有锁定形状特征的几何封胶52a和52b，通过与密封胶101的相应部分紧密结合，加强功率半导体封装50上密封胶101的固化和锁定。
图7A至图7D是本发明的功率半导体封装60的第六种实施方式。除了用一个两层的多层电路层压板(MCL)-例如与功率IC芯片11的器件侧112上的IC接触式焊点112a和112b键合的印刷电路板61-替代引线框架13以外，类似于前一种实施方式。相应的，功率IC芯片11的衬底侧111背对印刷电路板61，而器件侧112则面对它。两层印刷电路板61有一个顶部导电轨迹层62，一个底部导电轨迹层64以及一个将导电轨迹层62和64互相隔离开来的中间绝缘层65。图7A是功率半导体封装60的方截面视图。图7B是顶部导电轨迹层62的俯视图。图7C是印刷电路板61的仰视图，显示了底部导电轨迹层64。图7D是功率半导体封装60的俯视图，其密封胶101已被移除以便于各个内部元件的观察。因此，顶部导电轨迹层62的半线圈图案化的导电轨迹62a至62g(对应于底部导电轨迹64f和64g)将被图案化，并且其功能与图2B的底部半线圈图案化的导电引线17a至17g相似。
这里要注意到功率半导体IC芯片11的器件侧的IC接触式焊点112a和112b需要分别键合到印刷电路板61的每个对应点上。因为印刷电路板61的底部导电轨迹层64和顶部导电轨迹层62都可以通过多种导电轨迹设计几何图案和若干穿过绝缘层65的互连导通孔独立地图案化。如图所示，底部导电轨迹层64被制成具有底部导电轨迹64a至64g以及导通孔65a和65b。导通孔65a和65b允许从电感到印刷电路板61的底部侧的连接，这样可连接到功率IC芯片11和外部。因此，底部导电轨迹层64上的导通孔65a和65b的位置必须与顶部导电轨迹层62的对应点相匹配。同样地，底部导电轨迹层64上的底部导电轨迹64d和64b的位置也必须与功率IC芯片11的器件侧112上的IC接触式焊点112a和112b相对应匹配。底部导电轨迹64d、64b和IC接触焊点112a、112b位置对好后与回流的锡珠113a和113b键合在一起，从而电气连接功率电感12和功率IC芯片11。作为可选功能，密封的底部填充114可以被应用于进一步密封底部导电轨迹层64和功率IC芯片11之间的接口。
印刷电路板61进一步包括用以形成适合功率IC芯片11尺寸的底部凹槽14并从印刷电路板61引出外部连接的外围接触凸块115e和115a，与底部导电轨迹64a和64e接触。底部导电轨迹层64可以包括电气布线以连接从功率IC芯片11到印刷电路板61的边缘的接触衬垫。在更具体的实施方式中，印刷电路板61可以做成双马来酰亚胺三嗪(BT)衬底。
图8A至图8C是功率半导体封装70的第七种实施方式。除了两层印刷电路板61的底平面与功率IC芯片11的衬底侧111键合以外，类似于第六种实施方式。相应地，功率IC芯片11的器件侧112背对印刷电路板61。任何从电感到功率IC芯片11的连接都必须从功率半导体封装70的外部进行。图8A是功率半导体封装70的截面视图。图8B是顶部导电轨迹层62的俯视图，而图8C是底部导电轨迹层64的仰视图。注意到，功率IC芯片11的器件侧的IC接触焊点112b和112c上接触凸块11b和11c的形成，以实现功率半导体封装70的外部电气接触。底部导电终端轨迹64f和64g加上外围接触凸块115a和115e允许电感外部连接到功率半导体封装70。其它的底部衬垫64h至64m不连接到其它任何元件，但是允许为了稳定性而在其上设置其它的外围凸块(没有显示)。因此，印刷电路板61可以以衬底向上或者向下的方式封装功率IC芯片11。
图9A至图9F是功率半导体封装150的第八种实施方式。除了用一个与功率IC芯片11的器件侧112键合的三层印刷电路板211替代二层印刷电路板61以外，类似于第六种实施方式(图7A至图7D)。相应地，功率IC芯片11的衬底侧111背对印刷电路板211。三层印刷电路板211具有顶部导电轨迹层212、中间导电轨迹层214和底部导电轨迹层216，每两层之间用上绝缘层213和下绝缘层215隔离开。
图9A是功率半导体封装150的截面视图。图9B是顶部导电轨迹层212的俯视图。图9C是上绝缘层213的俯视图。图9D是中间导电轨迹层214的仰视图。图9E是底部导电轨迹层216的仰视图。图9F是不包括功率IC芯片11和密封的底部填充114的功率半导体封装150的仰视图，显示了中间导电轨迹层214的部分。因此，顶部导电轨迹层212的半线圈图案化的导电轨迹212a至212g会被图案化，作用与图8B的半线圈图案化的导电轨迹62a至62g相似。以此类推，底部导电轨迹层216的导通孔215a至215h作用与图8C的导通孔65a和65b相似。显而易见地，印刷电路板211的导通孔215g和215h能实现功率电感12与功率半导体封装150的底部之间的直接连接，从而进一步连接到功率半导体封装150外部的系统。其它导通孔215a至215f辅助提供从功率IC芯片11的器件侧112上的IC接触衬垫112a和112b到功率半导体封装150的底部的连接，从而进一步连接到功率半导体封装150外部的系统。中间导电轨迹214a和214g也构成此电路通道的部分。对本领域的普通技术人员来说，剩下的层213和214的导电轨迹214a至214f和导通孔215a至215h可以被定位和/或者被图案化，以实现功率电感12和功率IC芯片11之间的多种互连拓扑结构。例如，封装里的功率IC芯片11和功率电感12之间可以没有直接的封装内互连，或者，可以有用例如连接导线、互连板或者上引线框架引线实现的直接的封装内互连。到如今，还需要明确一点，在本发明的精神范围内，底部功率IC芯片、顶部功率电感和中间电路衬底的封装可以用引线框或者多层电路层压板(MCL)来实现。
作为本发明的一个应用例，可以得到具有以下额定电感系数的功率电感：
电感系数范围从0.2mH到10mH，额定电流范围从0.2A到5A。
更进一步，相应的功率半导体的封装引脚面积少于5mm x 5mm，封装厚度小于2mm。
图10A至图10E是制作若干如图2A所示的小型功率半导体封装10的单元的第一种工艺。图10A中，一组线性的若干引线框架单元13在一个单独的个体上提供以便于在批量制造环境中操作。引线框架单元用两个代表性的引线框架单元N 80a和引线框架单元N+180b来说明，两个单元之间由一个切割段N 81a连接。每个引线框架由：
底部半线圈图案化的导电引线和底部凹槽14的组件。备注，底部凹槽14可以通过机械研磨/切割或者图案化刻蚀工艺制成。
电感磁芯15附着到一组底部半线圈图案化导电引线上。
一组环绕电感磁芯15的顶部半线圈形成的键合线，如代表性的顶部半线圈形成的键合线19c和19d，导线键合到底部半线圈图案化的导电引线的组件上，从而形成功率电感12。
图10B中，顶部密封胶101通过工艺覆盖在封装之上，从而将每个次封装单元的顶部密封保护起来。这可以通过液相铸造或者密封剂固化后的涂层工艺完成。
图10C中，工艺中的封装被倒置，并且底部凹槽14区域中的多余的密封剂已经被移除。这里没有明确地说明，底部凹槽14区域中的多余的密封剂可以通过可控的后刻蚀来移除或者在加上顶部密封剂之前在底部凹槽14区域内预先插入密封剂阻挡工具来阻挡。
在图10D中，多个功率IC芯片11，每个都带有预先附着的接触凸块11a至11c，对齐好后通过芯片键合工艺键合到工艺中的封装的带有底部凹槽的引线框架13上。
在图10E中，单个的功率半导体封装单元，如功率半导体封装单元N 83a和功率半导体封装单元N+183b，被隔离开来。作为一个例子，可以通过切割机来实现隔离，导致功率半导体封装单元N 83a和功率半导体封装单元N+183b之间出现切割段N 82a，等等。
图11A至图11C是制作多个图3所示的小型功率半导体封装20的单元的第二种工艺。图11A所示的工艺与图10C所示的工艺除了下述两点不同之外，都是一样的：
1、每个顶层引线框架单元(84a、84b等等)都具有不带底部凹槽14并且比图2A中的引线框架13薄的顶层引线框架13a。
2、位于顶层引线框架13a的底面之上的第二组多个底层引线框架单元(85a、85b等等)，每个底层引线框架单元都具有底层引线框架13b和与顶层引线框架13a相匹配的带有预先设定的几何形状的图案化内孔13c。
因此，通过将多个底层引线框架单元(85a、85b等等)层压到多个顶层引线框架单元(84a、84b等等)也能形成底部凹槽14，如图11B所示。之后，图11C所示的工艺步骤与图10E所示的工艺步骤一样。图10E与图11C之间的纯差别在于图10E中的带底部凹槽的引线框架13现在被图11C中的顶层引线框架13a与底层引线框架13b的层压板所替代。
图12A至12C示出了制造图4B所示该小型功率半导体封装35的多个单元的第三种工艺，其中底部凹槽14以两个不完全的纵向切削边缘36a和36b为其边界。因此，实现图12A所需的工艺，除了缺少引线框架的底部凹槽14之外，与实现图10C所需工艺相同。在图12B当中，许多底部凹槽14产生自对引线框架单元(90a、90b等)的底部，沿垂直于引线框架放置的方向(垂直于图纸)进行部分切削，由此产生了部分切削区域(91a、91b等)。最终，在图12C当中，独立功率半导体封装单元，如图中所示功率半导体封装单元N 87a和功率半导体封装单元N+187b，是相互分离的。例如，这种分离会受位于功率半导体封装单元N87a和功率半导体封装单元N+187b等之间的切片所产生的切割段N82a影响。当然，这些同样的原理也适用于功率半导体封装单元阵列，而不仅是一个线性排列。
图13A至13F是用图10A至图10E描述的第一种工艺的变更工艺实现的另一个功率半导体封装250的制造。为了避免细节的过度模糊，这里将重点放在功率半导体封装多个引线框架单元上，现在这和若干前面描述的工艺已经清楚地展示给本领域的技术人员。
因此，图13A是一个带底部凹槽14且具有密封胶锁定的形状特征52a和52b的引线框架，由引线框架部分51a、51b和51c构成。虽然如此，作为引线框架的一部分，加上一个过渡连接区域51d将底部半线圈图案化的导电引线(例如图2B中的底部半线圈图案化的导电引线17a至17g)和引线框架部分51a、51b和51c连接在一起从而方便工艺中封装的后续工序。图13B是将电感磁芯15连接在引线框架之上的结果。图13C是顶部半线圈形成的键合线19c和19d环绕并连接到底部半线圈图案化的导电引线。图13D是将顶部密封胶101加到由于密封胶锁定的形状特征52a和52b而加强固化的工艺中的封装之上。这里，必须确保顶部密封胶101是非导电的，并且与底部半线圈图案化的导电引线以及引线框架部分51a、51b和51c键合在一起。图13E是将过渡连接区域51d从引线框架移除以明确底部半线圈图案化的导电引线与引线框架部分51a、51b和51c之间发生不可接受的意外短路的条件。这可以通过例如局部机械加工或者图案化化学腐蚀完成。因为顶部密封胶101不导电且与底部半线圈图案化的导电引线以及引线框架部分51a、51b和51c键合在一起从而将它们固定在适当位置，所以不再需要过渡连接区域51d。最后，图13F是将带有预先成形的接触凸块11a和11c的功率IC芯片11芯片固定在底部凹槽14内部以后完工的功率半导体封装250。
现在，本领域的技术人员应该明白，也可以很容易地更改前述的多种实施方式以适应其它具体的应用。上面的说明包括了很多特征，这些特征不应构成本发明的相应限制，而仅是提供本发明的多个现有首选的实施方式的说明。
整个说明和附图给出了多个优选的实施方式及其具体细节。本领域的普通技术人员将意识到本发明可以在许多其它的具体结构中实施，并且本领域的普通技术人员能够不用过多实验而实践这些其它的实施方式。作为本专利文件的目的，本发明的范围因此不仅仅受限于上述说明的具体的优选实施方式，而在权利要求中指出。权利要求中等效的方法和范围内的任何所有更改均被视为包括在本发明的精神和范围内。
Claims (28)
1.一种小功率半导体封装，包括：
一具有底部功率集成电路芯片、顶部功率电感和中间电路衬底的键合堆栈；
所述功率电感还包括位于电路衬底上方的具有闭合磁环的电感磁芯，其带有内部窗口；
所述电路衬底还包括底部半线圈形成的单元以构成位于电感磁芯下方的底部半线圈；以及
位于电感磁芯上方的顶部半线圈形成的单元，其连接到底部半线圈形成的单元，从而共同形成围绕电感磁芯的电感线圈；
从而实现一种封装引脚小且具有大额定电感的小功率半导体封装。
2.如权利要求1所述的功率半导体封装，其特征在于：顶部半线圈形成的单元耦合裸露的底部半线圈形成的单元的末端穿过电感磁芯的内部窗口到电感磁芯外的邻近的底部半线圈形成的单元的末端，形成电感线圈。
3.如权利要求1所述的功率半导体封装，其特征在于：功率IC芯片的衬底侧键合到电路衬底的底层平面，而功率IC芯片的器件侧则背对电路衬底。
4.如权利要求3所述的功率半导体封装，其特征在于：所述功率IC芯片的器件侧还包括多个位于其上的底部接触凸块以便于从功率IC芯片引出外部连接。
5.如权利要求1所述的功率半导体封装，其特征在于：所述封装还包括一种将电感磁芯、顶部半线圈形成的单元、底部半线圈形成的单元和电路衬底密封保护起来的顶部密封胶。
6.如权利要求5所述的功率半导体封装，其特征在于：所述顶部密封胶还包括采用内含磁性粒子以增大额定电感的模塑料。
7.如权利要求1所述的功率半导体封装，其特征在于：所述电路衬底还包括一个引线框架，所述底部半线圈形成的单元还包括多个属于引线框架部分的半线圈图案化的导电引线；所述引线框架还包括一个适合功率IC芯片尺寸的底部凹槽。
8.如权利要求1所述的功率半导体封装，其特征在于，所述电路衬底还包括：
一个顶层引线框架，所述底部半线圈形成的单元还包括多个属于引线框架部分的半线圈图案化的导电引线；
以及一个与顶层引线框架相匹配的内置预先设定的几何图案的内孔的底层引线框架，所述底层引线框架层压到顶层引线框架的底部以形成一个适合功率IC芯片尺寸的底部凹槽。
9.如权利要求1所述的功率半导体封装，其特征在于：所述顶部半线圈形成的单元还包括若干从上面环绕电感磁芯并进一步连接到合适的可选的底部半线圈形成的单元以形成电感线圈的键合线。
10.如权利要求1所述的功率半导体封装，其特征在于：所述顶部半线圈形成的单元还包括若干与合适的可选的底部半线圈形成的单元连接以形成电感线圈的三维连接板。
11.如权利要求1所述的功率半导体封装，其特征在于：所述顶部半线圈形成的单元还包括若干连接到合适的可选的底部半线圈形成的单元以形成电感线圈的上层引线框架的引线。
12.如权利要求1所述的功率半导体封装，其特征在于：所述电路衬底所包含的多层电路层压板MCL，还包括：
顶部导电轨迹层，其含有若干构成底部半线圈形成的单元的底部半线圈图案化的导电轨迹和多个顶部导电轨迹；
底部导电轨迹层，其含有若干底部导电轨迹；以及
一个将顶部导电轨迹层与底部导电轨迹层隔离开的中间绝缘层。
13.如权利要求12所述的功率半导体封装，其特征在于：所述中间绝缘层还包括多个导通孔以便电连接第一组选中的半线圈图案化的导电轨迹与第二组选中的底部导电轨迹从而在功率IC芯片和功率电感之间形成电连接。
14.如权利要求12所述的功率半导体封装，其特征在于：功率IC芯片的器件侧与MCL的底层平面键合，而功率IC芯片的衬底侧背对MCL，其中功率IC芯片的器件侧上的接触点布线到MCL的外围。
15.如权利要求12所述的功率半导体封装，其特征在于：所述MCL还包括一个适合功率IC芯片尺寸的底部凹槽。
16.如权利要求12所述的功率半导体封装，其特征在于：所述MCL为印刷电路板。
17.如权利要求12所述的功率半导体封装，其特征在于：所述MCL是一个双马来酰亚胺三嗪BT衬底。
18.如权利要求12所述的功率半导体封装，其特征在于：所述MCL具有三个分别被两个绝缘层隔开的导电轨迹层。
19.如权利要求1所述的功率半导体封装，其特征在于：
功率电感的电感系数范围从0.2mH到10mH，额定电流范围从0.2A到5A；以及
相应的功率半导体的封装引脚面积少于5mm x 5mm，封装厚度小于2mm。
20.如权利要求1所述的功率半导体封装，还包括：
在电路衬底的底部平面上的若干外围支座凸块，其尺寸适合功率IC芯片。
21.一种制造多个小功率半导体封装单元的多封装工艺，每个单元包括：
一具有底部功率集成电路芯片、顶部功率电感和中间电路衬底的堆栈；功率电感包括位于电路衬底上方的具有闭合磁环的电感磁芯，其带有内部窗口；电路衬底包括位于电感磁芯下方的底部半线圈形成的单元；以及顶部半线圈形成的单元，其连接到底部半线圈形成的单元，从而共同形成围绕电感磁芯的电感线圈；
工艺方法包括：
a)提供一组电路衬底，每个电路衬底上都有底部半线圈形成的单元；
b)多个功率IC芯片的采用和结构化以便每个功率IC芯片能够进行芯片键合工艺；
c)提供多个带有内部窗口的电感磁芯和多个顶部半线圈形成的单元；
d)将电感磁芯附着到底部半线圈形成的单元上；
e)在组件中的每个电路衬底的位置处：
e1)对准好顶部半线圈形成的单元在电感磁芯之上，互连顶部半线圈形成的单元和底部半线圈形成的单元，从而与缠绕电感磁芯的电感线圈一起形成一个次封装单元；
e2)加入顶部密封胶，从而将每个次封装单元的顶部密封保护起来；
e3)对准并键合功率IC芯片在次封装单元之下从而形成一个封装单元；
f)从组件处分离封装单元。
22.如权利要求21所述的多封装工艺，其特征在于：顶部半线圈形成的单元耦合裸露的底部半线圈形成的单元的末端穿过电感磁芯的内部窗口到电感磁芯外的邻近的底部半线圈形成的单元的末端，形成电感线圈。
23.如权利要求21所述的多封装工艺，其特征在于：每个电路衬底由具有底部半线圈形成的单元的引线框架制成，这些单元还包括多个属于引线框架部分的半线圈图案化的导电引线，以及：
步骤a)还包括，作为引线框架的一部分，加上一个过渡连接区域将半线圈图案化的导电引线连接在一起从而方便每个次封装单元的后续工序；以及
步骤e2)还包括：
e21)确保顶部密封胶是非导电的并且与半线圈图案化的导电引线键合在一起；然后
e22)将过渡连接区域从引线框架移除以清除半线圈图案化的导电引线之间发生意外短路的条件。
24.如权利要求21所述的多封装工艺，其特征在于：多电路衬底的图案化工艺还包括在每个电路衬底上制作一个适合功率IC芯片尺寸的底部凹槽。
25.如权利要求24所述的多封装工艺，其特征在于：底部凹槽的制作还包括所述的每个电路衬底底部侧的刻蚀。
26.如权利要求24所述的多封装工艺，其特征在于：底部凹槽的制作还包括所述的每个电路衬底底部侧的部分切削。
27.如权利要求24所述的多封装工艺，其特征在于：电路衬底由引线框架制成，底部凹槽的制作还包括：
多个半线圈图案化的导电轨迹形成底部半线圈形成的单元的顶部引线框架的采用；以及
内置预先设定好的几何图案的内孔的底部引线框架的采用进而将底部引线框架层压到顶部引线框架的底部，以形成底部凹槽。
28.如权利要求21所述的多封装工艺，其特征在于：还包括将多个外围凸块键合到每个电路衬底的底面上。
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|---|---|
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| TW (1) | TWI385766B (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105308694A (zh) * | 2013-06-19 | 2016-02-03 | Fdk株式会社 | 层叠电感器 |
| CN106132151A (zh) * | 2015-05-08 | 2016-11-16 | 矽品精密工业股份有限公司 | 电子装置 |
| CN106158834A (zh) * | 2015-04-07 | 2016-11-23 | 矽品精密工业股份有限公司 | 电子装置 |
| CN107112120A (zh) * | 2014-12-19 | 2017-08-29 | 德克萨斯仪器股份有限公司 | 嵌入式线圈组件及其生产方法 |
| CN107112121A (zh) * | 2014-12-19 | 2017-08-29 | 德克萨斯仪器股份有限公司 | 嵌入式线圈组件及其制造方法 |
| CN108133925A (zh) * | 2018-02-02 | 2018-06-08 | 珠海锦泰电子科技有限公司 | 一种绝缘封装大功率三极管 |
| CN108336072A (zh) * | 2017-02-06 | 2018-07-27 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
| CN108565251A (zh) * | 2018-05-15 | 2018-09-21 | 华为技术有限公司 | 系统级封装模块及其封装方法、终端设备 |
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| US7504705B2 (en) * | 2006-09-29 | 2009-03-17 | International Business Machines Corporation | Striped on-chip inductor |
-
2009
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Cited By (19)
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|---|---|---|---|---|
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| CN110415916A (zh) * | 2014-12-19 | 2019-11-05 | 德克萨斯仪器股份有限公司 | 嵌入式线圈组件及其制造方法 |
| US10854370B2 (en) | 2014-12-19 | 2020-12-01 | Texas Instruments Incorporated | Embedded coil assembly and method of making |
| CN107112121A (zh) * | 2014-12-19 | 2017-08-29 | 德克萨斯仪器股份有限公司 | 嵌入式线圈组件及其制造方法 |
| CN107112120A (zh) * | 2014-12-19 | 2017-08-29 | 德克萨斯仪器股份有限公司 | 嵌入式线圈组件及其生产方法 |
| CN107112120B (zh) * | 2014-12-19 | 2021-11-05 | 德克萨斯仪器股份有限公司 | 嵌入式线圈组件及其生产方法 |
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| CN109891592A (zh) * | 2016-12-30 | 2019-06-14 | 德州仪器公司 | 引线框架电感器 |
| CN108336072A (zh) * | 2017-02-06 | 2018-07-27 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
| CN108336072B (zh) * | 2017-02-06 | 2019-11-15 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
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Denomination of invention: Packaging and fabricating method for mini power semiconductor with stacked inductance IC chip Effective date of registration: 20191210 Granted publication date: 20120822 Pledgee: Chongqing Branch of China Development Bank Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd. Registration number: Y2019500000007 |
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