TWI385766B - 具有堆疊式電感和積體電路晶片的小型功率半導體封裝及其生產方法 - Google Patents

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Description

具有堆疊式電感和積體電路晶片的小型功率半導體封裝及其生產方法
本發明涉及電子系統封裝領域。具體地說，本發明涉及半導體晶片和電感元件的物理級封裝。
由隨著市場需求的發展，功率半導體封裝在滿足功率變大同時不斷趨向於更小的尺寸和/或引腳。一種功率變換器(升降壓變換器等)的通常的功率半導體封裝包括半導體晶片和電感元件的封裝。第A圖是一個此類功率變換器電路的實例，為功率半導體電路1。通過一個電路將輸入電壓VIN(2.5V到3.5V)轉換成可調整的輸出電壓VOUT(額定輸出電流為500mA)。此電路包括一個控制積體電路(IC)AOZ1505DI，一個功率電感(L1，1mH)和兩個電阻R1、R2。可選地，電阻R1、R2和其他電路元件也可以被集成到控制IC AOZ1505DI中。然而，功率電感L1要求的線圈結構和尺寸需要其作為一個與功率控制IC晶片分離的元件執行。因此，對功率變換器電路來說，如何緊密地集成功率電感和功率控制IC一直是一個巨大的挑戰。上述引用的申請裏已描述了很多相關的現有技術作為參照。本發明目的在於提供一種功率半導體封裝，其具有減小的封裝引腳，同時具有大額定電感，包括電感系數值、額定電感電流和飽和電流。
本發明公開的小功率半導體封裝具有大額定電感的同時呈現出減小的封裝引腳。該封裝包括：
a)位於底部的功率積體電路(IC)晶片、位於頂部的功率電感和位於中間的電路襯底組成的鍵合堆疊。
b)功率電感包括位於電路襯底上方的電感磁芯(如鐵氧體晶片)，其具有諸如環狀線的閉合磁環。電感磁芯有一個內部視窗。
c)電路襯底包括位於電感磁芯下方的第一組底部半線圈形成的導電單元。
d)第二組頂部半線圈形成的導電單元位於電感磁芯的上方。每個單元的兩個末端均穿過電感磁芯的視窗並纏繞電感磁芯後連接到相應的底部半線圈形成的導電單元，從而共同形成圍繞電感磁芯的電感線圈。
e)一種將電感磁芯、頂部半線圈形成的導電單元、底部半線圈形成的導電單元和電路襯底密封保護起來的頂部密封膠。
作為一個較佳實施方式，電路襯底的上表面可以加上鎖定形狀特徵的幾何密封膠從而加強功率半導體封裝上頂部密封膠的固化。
另一個較佳實施方式中，可以採用內含磁性粒子的模塑膠製作頂部密封膠以增大額定電感。電感磁芯內可製成沿磁環至少有一個氣隙以調整電感係數。
另一個較佳實施方式中，頂部半線圈形成的單元耦合裸露的底部半線圈形成的單元的一個末端穿過電感磁芯的內部視窗到電感磁芯外的鄰近的底部半線圈形成的單元的末端，形成電感線圈。
在更具體的實施方式中，電路襯底是引線框架，底部半線圈形成的導電單元是若干半線圈圖案化的導電引線，這些導電陰險都屬於引線框架一部分。相對地，頂部半線圈形成的導電 單元可以由以下材料製成：1.若干鍵合線。每根導線從上方纏繞電感磁芯並連接到半線圈圖案化的導電引線，形成電感線圈。或者可選：2.若干三維互連板。每塊互連板從上方纏繞電感磁芯並連接到半線圈圖案化的導電引線，形成電感線圈。或者可選：3.若干上層引線框架的引線。引線連接到半線圈圖案化的導電引線，形成電感線圈。
為了方便電感磁芯視窗內頂部半線圈形成的導電單元和底部半線圈形成的導電單元之間的連接，也可能在電感磁芯的內部視窗使用連接晶片。也可能用一個外部連接晶片以方便電感磁芯附近的連接。連接晶片中可能會穿有導通孔以方便頂部半線圈形成的導電單元和底部半線圈形成的導電單元之間的連接。
引線框架也可能有一個適合功率IC晶片尺寸的底部凹槽。底部凹槽可以通過在底面固定若干週邊支座凸塊來形成，同時具有了可從引線框架引出外部連接的優點。這裏，功率IC晶片的襯底側鍵合到引線框架的底面，而器件側則背對引線框架。為了從功率IC晶片引出外部連接，功率IC晶片的器件側上也可以固定若干底層接觸凸塊。
作為一個可選的實施方式，底部凹槽可以通過加工或者部分切削引線框架底部得到。
作為一個可選的實施方式，可以通過將頂層引線框架套印並層壓到底層引線框架上來形成底部凹槽。頂層引線框架有半線圈圖案化的的導電引線，構成底部半線圈形成的導電單元。重要的是，底層引線框架被製成含有預先設定的幾何圖案的內孔從而在層壓的時候形成底部凹槽。
作為一個可選的實施方式，電路襯底可由多層電路層壓板(MCL)，如印刷電路板(PCB)製成，它包括：
a)頂部導電軌跡層，含有構成底部半線圈形成的導電單元的第一組半線圈圖案化的導電軌跡和第二組的頂部導電軌跡。
b)底部導電軌跡層，含有若干底部導電軌跡。
c)一個位於兩層之間的中間絕緣層，將頂部導電軌跡層與底部導電軌跡層隔離開。
由於MCL的互聯和絕緣的靈活性，功率IC晶片可以配置成器件側與MCL的底層平面鍵合而襯底側背對MCL，或者相反。中間絕緣層可以有若干導電通孔以便電連接第一組選中的半線圈圖案化的導電軌跡和第二組選中的底部導電軌跡，從而實現功率IC晶片和功率電感的電連接，並使功率電感可以連接到外部電路。另外，底部導電軌跡可以包含電佈線，從而可連接功率IC晶片到MCL週邊的接觸處。
作為另一個較佳實施方式，MCL的底層平面上可以固定若干週邊支座凸塊，從而形成一個適合功率IC晶片尺寸的底部凹槽並方便MCL的外部連接。
此處公開一種製造若干上述小功率半導體封裝單元的工藝。它包括：
a)圖案化一組電路襯底，每個電路襯底上都有底部半線圈形成的導電單元。
b)結構化多個功率IC晶片，以便每個功率IC晶片能夠進行晶片鍵合工藝。
c)提供若干電感磁芯和若干頂部半線圈形成的導電單元。
d)將電感磁芯附著到底部半線圈形成的導電單元上。
e)在元件內每個電路襯底的位置處：
1)將頂部半線圈形成的導電單元對準電感磁芯之上，互連頂部半線圈形成的導電單元和底部半線圈形成的導電單元，從而與纏繞電感磁芯的電感線圈一起形成一個次封裝單元。
2)加入頂部密封膠，從而將每個次封裝單元的頂部密封保護起來。
3)對準並將功率IC晶片鍵合到次封裝單元之下，從而形成一個封裝單元。
f)從元件分離出封裝單元。
在更具體的實施方式中，圖案化具有若干電路襯底的元件的步驟還包括在每個電路襯底上製作一個適合功率IC晶片尺寸的底部凹槽。這個底部凹槽可以通過刻蝕每個電路襯底的底側，或者部分切削每個電路襯底的底側，或者簡單採用一個已經具有底部凹槽的MCL得到。
在電路襯底由引線框架製成的場合，底部凹槽的製作也可以通過：
1.提供一個具有若干半線圈圖案化的導電引線的頂層引線框架，這些引線形成底部半線圈形成的導電單元。
2.提供含有預先設定的幾何圖案的內孔的底層引線框架，從而將底層引線框架層壓到頂層引線框架的底側以形成底部凹槽。
在一個容納功率IC晶片的可選實施方式中，在e2)步驟之後，可附著若干尺寸合適的週邊支座凸塊到每個電路襯底的底層上。
本發明的各個方面及其眾多實施方式在後面的說明中會更加清楚地展示給本領域的普通技術人員。
上文和下文中說明的內容以及這裏包含的附圖僅著重于本發明的一個或者多個現有首選的具體實施方式，同時也說明了若干代表性可選特徵和/或者可選實施方式。本說明和附圖意在實例解說，其本身不是本發明的限制。因此，本領域的普通技術人員可以很方便地實現變更、修改和選擇。應當認識到，這些變更、修改和選擇也在本發明的範圍內。
第1A圖至第1F圖是本發明的小功率半導體封裝10的第一種實施方式。它包括了具有功率電感12、具有底部凹槽的引線框架13和功率IC晶片11的鍵合堆疊，從而實現了封裝引腳的減小。具有底部凹槽的引線框架13可以通過例如刻蝕的方式製成一個適合功率IC晶片11尺寸的底部凹槽14。第1A圖是功率半導體封裝10的剖視圖，第1B圖是它的俯視圖，第1C圖是屬於功率電感12部分的電感磁芯15的俯視圖(例如鐵氧體晶片)，第1D圖是底部凹槽引線框架13的底部半線圈圖案化的導電引線17a到17g的俯視圖，第1E圖是功率半導體封裝10的仰視圖，第1F圖是與第1D圖水準鏡像的底部半線圈圖案化的導電引線17a到17g的仰視圖。
功率電感12有一個位於帶有底部凹槽的引線框架13之上的電感磁芯15。如第1B圖和第1C圖所示，電感磁芯15為帶有一個內部視窗的閉合矩形形狀。對本領域的普通技術人員來說，為了得到尺寸小而電感係數大的電感，非常重要的一點是讓電感磁芯15具有閉合磁環的形狀從而將最多的磁通量限制其中。而此閉環的具體形狀是次要的。因此，比如閉環可以選擇為正方形、多邊形、橢圓或者環狀線。然而，一般認為環狀線形狀能夠提供最有效的磁通量限制。
然後，帶底部凹槽的引線框架13具有位於電感磁芯15之 下的第一組底部半線圈圖案化的導電引線17a至17g。本質上，如第1D圖所示，底部半線圈圖案化的導電引線17a至17g形成功率電感12的底部半線圈18。相對的，第二組底部半線圈形成的連接導線19a至19f位於電感磁芯15之上，每根連接導線從上面環繞電感磁芯15。此外，每根頂部半線圈形成的連接導線的兩端通過電感磁芯15的內部視窗16並纏繞電感磁芯後連接到合適的可選的底部半線圈圖案化的導電引線，從而共同形成圍繞電感磁芯的電感線圈。因此，例如，頂部半線圈形成的連接導線19a的兩個末端分別鍵合到底部半線圈圖案化的導電引線17a和17b。頂部半線圈形成的連接導線19a的一端在電感磁芯15的內部窗口16內部鍵合到底部半線圈圖案化的導電引線的一端17b，而頂部半線圈形成的連接導線19a的另一端在電感磁芯15外部鍵合到底部半線圈圖案化的導電引線的一端17a。頂部半線圈形成的連接導線19b的兩個末端分別鍵合到底部半線圈圖案化的導電引線17b和17c。頂部半線圈形成的連接導線19b的一端在電感磁芯15的內部窗口16內部鍵合到底部半線圈圖案化的導電引線的一端17c，而頂部半線圈形成的連接導線19a的另一端在電感磁芯15外部鍵合到底部半線圈圖案化的導電引線的一端17b。以此類推，頂部半線圈形成的連接導線19c的兩個末端分別鍵合到底部半線圈圖案化的導電引線17c和17d。最後，頂部半線圈形成的連接導線19f的兩個末端分別鍵合到底部半線圈圖案化的導電引線17f和17g。結果，帶有底部凹槽的引線框架13的底部半線圈圖案化的導電引線17a和17g也成為功率電感12的兩個器件終端用於與功率半導體封裝10的其他元件的電路連接。如第1B圖和第1C圖所示，為了方便功率電感12的 電感係數的調整，電感磁芯15可被製成在其磁環上具有一個或多個氣隙15a，但是電感磁芯15仍被認為是閉合的磁環。附帶備註，元件17a至17g，19a至19f和15在第1B圖中以虛線標出其元件輪廓，表明它們都是隱藏在密封膠101之下的。
在本實施方式中，功率IC晶片11的襯底側111鍵合到帶有底部凹槽的引線框架13的底層平面，而功率IC晶片11的器件側112則背對帶有底部凹槽的引線框架13。一般，器件側112上面具有若干接觸凸塊11a至11e以便於功率IC晶片11的外部連接。在本申請中，凸塊包括錫珠、錫鉛凸塊、銅枕、釘頭金凸點等等。為了保護整個封裝，功率半導體封裝10有一層頂部密封膠101來將功率電感12和帶有底部凹槽的引線框架13的頂層部分密封保護起來。
第2圖是本發明的小功率半導體封裝20的第二種實施方式的側視圖。它採用兩個層壓引線框架，頂層引線框架13a和底層引線框架13b。雖然在圖中沒有顯示出來，與第一種實施方式一樣，頂層引線框架13a包括若干底部半線圈圖案化的導電引線17a至17g以與頂部半線圈形成的連接導線19c、19d等形成一個電感線圈。雖然如此，底層引線框架13b現在被製成含有預先設定的幾何圖案的內孔13c。因此，在將底層引線框架13b層壓到頂層引線框架13a的底部時形成一個適合尺寸的底部凹槽14以容納功率IC晶片11。
第3A圖和第3B圖是本發明採用部分切削引線框架的第三種實施方式的仰視圖。第3A圖的功率半導體封裝30中，通過沿水準方向部分切削引線框架的底部側得到帶有部分橫向切削邊緣31a和31b的底部凹槽14。雖然如此，在第3B圖的功 率半導體封裝35中，可以通過沿垂直方向部分切削引線框架的底部側得到帶有部分縱向切削邊緣36a和36b的底部凹槽14。
第4A圖至第4C圖是本發明的功率半導體封裝40的第四種實施方式。它在引線框架41的底部採用週邊支座凸塊43b和43c，而在其頂部採用頂部半線圈形成的互連板42a至42h。第4A圖是移除密封膠101後以便觀察各種內部元件的俯視圖。第4B圖是引線框架41的若干底部半線圈圖案化的導電引線41a至41j的俯視圖。第4C圖是沿A-A方向的功率半導體封裝40的側面剖視圖。
若干三維的頂部半線圈形成的互連板42a至42h被用來取代第1A圖中的頂部半線圈形成的連接導線。每塊互連板從上方纏繞電感磁芯15並連接到底部半線圈圖案化的導電引線41a至41j的合適可選單元，形成電感線圈。因此，例如，頂部半線圈形成的互連板42a的兩端分別鍵合到底部半線圈圖案化的導電引線41a和41b。頂部半線圈形成的互連板42b的兩端分別鍵合到底部半線圈圖案化的導電引線41b和41c。以此類推，頂部半線圈形成的互連板42c的兩端分別鍵合到底部半線圈圖案化的導電引線41c和41d。最後，頂部半線圈形成的互連板42h的兩端分別鍵合到底部半線圈圖案化的導電引線41h和41i。結果，底部半線圈圖案化的導電引線41a和41i也成為功率電感12的兩個器件終端用於與功率半導體封裝40的其他元件的電路連接。與連接導線比起來，頂部半線圈形成的互連板形成的電感線圈具有更低線圈電阻的優點。
作為第1A圖中的帶有底部凹槽的引線框架13的替代，週邊支座凸塊43b和43c被連接到底部半線圈圖案化的導電引線 41d和41f的底層，從而形成一個適合功率IC晶片11尺寸的底部凹槽並可從引線框架引出外部連接。週邊支座凸塊43b和43c比起功率IC晶片11上的接觸凸塊來說可能相對大些。雖然只需要兩個來與電感形成電連接，但為了保持穩定性，至少設有三個週邊支座凸塊。類似於第1A圖，功率IC晶片11的襯底側111連接到底部半線圈圖案化的導電引線41d和41f的底部，而功率IC晶片11的器件側112則背對引線框架。
第5圖是本發明的功率半導體封裝50的第五種實施方式。它採用內含磁性粒子53的模塑膠封膠101來減小磁場的磁阻從而增加功率電感12的電感系數值。此外，帶有底部凹槽的引線框架51具有鎖定形狀特徵的幾何封膠52a和52b，通過與密封膠101的相應部分緊密結合，加強功率半導體封裝50上密封膠101的固化和鎖定。
第6A圖至第6D圖是本發明的功率半導體封裝60的第六種實施方式。除了用一個兩層的多層電路層壓板(MCL)-例如與功率IC晶片11的器件側112上的IC接觸式焊點112a和112b鍵合的印刷電路板61-替代引線框架13以外，類似於前一種實施方式。相應的，功率IC晶片11的襯底側111背對印刷電路板61，而器件側112則面對它。兩層印刷電路板61有一個頂部導電軌跡層62，一個底部導電軌跡層64以及一個將導電軌跡層62和64互相隔離開來的中間絕緣層65。第6A圖是功率半導體封裝60的方截面視圖。第6B圖是頂部導電軌跡層62的俯視圖第6C圖是印刷電路板61的仰視圖，顯示了底部導電軌跡層64。第6D圖是功率半導體封裝60的俯視圖，其密封膠101已被移除以便於各個內部元件的觀察。因此，頂部導電軌跡層62的半線圈圖案化的導電軌跡62a至62g(對 應於底部導電軌跡64f和64g)將被圖案化，並且其功能與第1B圖的底部半線圈圖案化的導電引線17a至17g相似。
這裏要注意到功率半導體IC晶片11的器件側的IC接觸式焊點112a和112b需要分別鍵合到印刷電路板61的每個對應點上。因為印刷電路板61的底部導電軌跡層64和頂部導電軌跡層62都可以通過多種導電軌跡設計幾何圖案和若干穿過絕緣層65的互連導通孔獨立地圖案化。如圖所示，底部導電軌跡層64被製成具有底部導電軌跡64a至64g以及導通孔65a和65b。導通孔65a和65b允許從電感到印刷電路板61的底部側的連接，這樣可連接到功率IC晶片11和外部。因此，底部導電軌跡層64上的導通孔65a和65b的位置必須與頂部導電軌跡層62的對應點相匹配。同樣地，底部導電軌跡層64上的底部導電軌跡64d和64b的位置也必須與功率IC晶片11的器件側112上的IC接觸式焊點112a和112b相對應匹配。底部導電軌跡64d、64b和IC接觸焊點112a、112b位置對好後與回流的錫珠113a和113b鍵合在一起，從而電氣連接功率電感12和功率IC晶片11。作為可選功能，密封的底部填充114可以被應用於進一步密封底部導電軌跡層64和功率IC晶片11之間的介面。
印刷電路板61進一步包括用以形成適合功率IC晶片11尺寸的底部凹槽14並從印刷電路板61引出外部連接的週邊接觸凸塊115e和115a，與底部導電軌跡64a和64e接觸。底部導電軌跡層64可以包括電氣佈線以連接從功率IC晶片11到印刷電路板61的邊緣的接觸襯墊。在更具體的實施方式中，印刷電路板61可以做成雙馬來醯亞胺三嗪(BT)襯底。
第7A圖至第7C圖是功率半導體封裝70的第七種實施方 式。除了兩層印刷電路板61的底平面與功率IC晶片11的襯底側111鍵合以外，類似於第六種實施方式。相應地，功率IC晶片11的器件側112背對印刷電路板61。任何從電感到功率IC晶片11的連接都必須從功率半導體封裝70的外部進行。第7A圖是功率半導體封裝70的截面視圖。第7B圖是頂部導電軌跡層62的俯視圖，而第7C圖是底部導電軌跡層64的仰視圖。注意到，功率IC晶片11的器件側的IC接觸焊點112b和112c上接觸凸塊11b和11c的形成，以實現功率半導體封裝70的外部電氣接觸。底部導電終端軌跡64f和64g加上週邊接觸凸塊115a和115e允許電感外部連接到功率半導體封裝70。其他的底部襯墊64h至64m不連接到其他任何元件，但是允許為了穩定性而在其上設置其他的週邊凸塊(沒有顯示)。因此，印刷電路板61可以以襯底向上或者向下的方式封裝功率IC晶片11。
第8A圖至第8F圖是功率半導體封裝150的第八種實施方式。除了用一個與功率IC晶片11的器件側112鍵合的三層印刷電路板211替代二層印刷電路板61以外，類似於第六種實施方式(第6A圖至第6D圖)。相應地，功率IC晶片11的襯底側111背對印刷電路板211。三層印刷電路板211具有頂部導電軌跡層212、中間導電軌跡層214和底部導電軌跡層216，每兩層之間用上絕緣層213和下絕緣層215隔離開。
第8A圖是功率半導體封裝150的截面視圖。第8B圖是頂部導電軌跡層212的俯視圖。第8C圖是上絕緣層213的俯視圖。第8D圖是中間導電軌跡層214的仰視圖。第8E圖是底部導電軌跡層216的仰視圖。第8F圖是不包括功率IC晶片11和密封的底部填充114的功率半導體封裝150的仰視圖，顯示 了中間導電軌跡層214的部分。因此，頂部導電軌跡層212的半線圈圖案化的導電軌跡212a至212g會被圖案化，作用與第7B圖的半線圈圖案化的導電軌跡62a至62g相似。以此類推，底部導電軌跡層216的導通孔215a至215h作用與第7C圖的導通孔65a和65b相似。顯而易見地，印刷電路板211的導通孔215g和215h能實現功率電感12與功率半導體封裝150的底部之間的直接連接，從而進一步連接到功率半導體封裝150外部的系統。其他導通孔215a至215f輔助提供從功率IC晶片11的器件側112上的IC接觸襯墊112a和112b到功率半導體封裝150的底部的連接，從而進一步連接到功率半導體封裝150外部的系統。中間導電軌跡214a和214g也構成此電路通道的部分。對本領域的普通技術人員來說，剩下的層213和214的導電軌跡214a至214f和導通孔215a至215h可以被定位和/或者被圖案化，以實現功率電感12和功率IC晶片11之間的多種互連拓撲結構。例如，封裝裏的功率IC晶片11和功率電感12之間可以沒有直接的封裝內互連，或者，可以有用例如連接導線、互連板或者上引線框架引線實現的直接的封裝內互連。到如今，還需要明確一點，在本發明的精神範圍內，底部功率IC晶片、頂部功率電感和中間電路襯底的封裝可以用引線框或者多層電路層壓板(MCL)來實現。
作為本發明的一個應用例，可以得到具有以下額定電感係數的功率電感：電感係數範圍從0.2mH到10mH，額定電流範圍從0.2A到5A。
更進一步，相應的功率半導體的封裝引腳面積少於5mm x 5mm，封裝厚度小於2mm。
第9A圖至第9E圖是製作若干如第1A圖所示的小型功率半導 體封裝10的單元的第一種工藝。第9A圖中，一組線性的若干引線框架單元13在一個單獨的個體上提供以便於在批量製造環境中操作。引線框架單元用兩個代表性的引線框架單元N 80a和引線框架單元N+1 80b來說明，兩個單元之間由一個切割段N 81a連接。每個引線框架由：底部半線圈圖案化的導電引線和底部凹槽14的組件。備註，底部凹槽14可以通過機械研磨/切割或者圖案化刻蝕工藝製成。
電感磁芯15附著到一組底部半線圈圖案化導電引線上。
一組環繞電感磁芯15的頂部半線圈形成的鍵合線，如代表性的頂部半線圈形成的鍵合線19c和19d，導線鍵合到底部半線圈圖案化的導電引線的組件上，從而形成功率電感12。
第9B圖中，頂部密封膠101通過工藝覆蓋在封裝之上，從而將每個次封裝單元的頂部密封保護起來。這可以通過液相鑄造或者密封劑固化後的塗層工藝完成。
第9C圖中，工藝中的封裝被倒置，並且底部凹槽14區域中的多餘的密封劑已經被移除。這裏沒有明確地說明，底部凹槽14區域中的多餘的密封劑可以通過可控的後刻蝕來移除或者在加上頂部密封劑之前在底部凹槽14區域內預先插入密封劑阻擋工具來阻擋。
在第9D圖中，多個功率IC晶片11，每個都帶有預先附著的接觸凸塊11a至11c，對齊好後通過晶片鍵合工藝鍵合到工藝中的封裝的帶有底部凹槽的引線框架13上。
在第9E圖中，單個的功率半導體封裝單元，如功率半導體封裝單元N 83a和功率半導體封裝單元N+1 83b，被隔離開來。作為一個例子，可以通過切割機來實現隔離，導致功率半 體封裝單元N 83a和功率半導體封裝單元N+1 83b之間出現切割段N 82a，等等。
第10A圖至第10C圖是製作多個第2圖所示的小型功率半導體封裝20的單元的第二種工藝。第10A圖所示的工藝與第9C圖所示的工藝除了下述兩點不同之外，都是一樣的：
1、每個頂層引線框架單元(84a、84b等等)都具有不帶底部凹槽14並且比第1A圖中的引線框架13薄的頂層引線框架13a。
2、位於頂層引線框架13a的底面之上的第二組多個底層引線框架單元(85a、85b等等)，每個底層引線框架單元都具有底層引線框架13b和與頂層引線框架13a相匹配的帶有預先設定的幾何形狀的圖案化內孔13c。
因此，通過將多個底層引線框架單元(85a、85b等等)層壓到多個頂層引線框架單元(84a、84b等等)也能形成底部凹槽14，如第10B圖所示。之後，第10C圖所示的工藝步驟與第9E圖所示的工藝步驟一樣。第9E圖與第10C圖之間的純差別在於第9E圖中的帶底部凹槽的引線框架13現在被第10C圖中的頂層引線框架13a與底層引線框架13b的層壓板所替代。
第11A圖至第11C圖示出了製造第3B圖所示該小型功率半導體封裝35的多個單元的第三種工藝，其中底部凹槽14以兩個不完全的縱向切削邊緣36a和36b為其邊界。因此，實現第11A圖所需的工藝，除了缺少引線框架的底部凹槽14之外，與實現第9C圖所需工藝相同。在第11B圖當中，許多底部凹槽14產生自對引線框架單元(90a、90b等)的底部，沿垂直於引線框架放置的方向(垂直於圖紙)進行部分切削，由此產 生了部分切削區域(91a、91b等)。最終，在第11C圖當中，獨立功率半導體封裝單元，如圖中所示功率半導體封裝單元N 87a和功率半導體封裝單元N+1 87b，是相互分離的。例如，這種分離會受位於功率半導體封裝單元N 87a和功率半導體封裝單元N+1 87b等之間的切片所產生的切割段N 82a影響。當然，這些同樣的原理也適用于功率半導體封裝單元陣列，而不僅是一個線性排列。
第12A圖至第12F圖是用第9A圖至第9E圖描述的第一種工藝的變更工藝實現的另一個功率半導體封裝250的製造。為了避免細節的過度模糊，這裏將重點放在功率半導體封裝多個引線框架單元上，現在這和若干前面描述的工藝已經清楚地展示給本領域的技術人員。
因此，第12A圖是一個帶底部凹槽14且具有密封膠鎖定的形狀特徵52a和52b的引線框架，由引線框架部分51a、51b和51c構成。雖然如此，作為引線框架的一部分，加上一個過渡連接區域51d將底部半線圈圖案化的導電引線(例如第1B圖中的底部半線圈圖案化的導電引線17a至17g)和引線框架部分51a、51b和51c連接在一起從而方便工藝中封裝的後續工序。第12B圖是將電感磁芯15連接在引線框架之上的結果。第12C圖是頂部半線圈形成的鍵合線19c和19d環繞並連接到底部半線圈圖案化的導電引線。第12D圖是將頂部密封膠101加到由於密封膠鎖定的形狀特徵52a和52b而加強固化的工藝中的封裝之上。這裏，必須確保頂部密封膠101是非導電的，並且與底部半線圈圖案化的導電引線以及引線框架部分51a、51b和51c鍵合在一起。第12E圖是將過渡連接區域51d從引線框架移除以明確底部半線圈圖案化的導電引線與引線框架 部分51a、51b和51c之間發生不可接受的意外短路的條件。這可以通過例如局部機械加工或者圖案化化學腐蝕完成。因為頂部密封膠101不導電且與底部半線圈圖案化的導電引線以及引線框架部分51a、51b和51c鍵合在一起從而將它們固定在適當位置，所以不再需要過渡連接區域51d。最後，第12F圖是將帶有預先成形的接觸凸塊11a和11c的功率IC晶片11晶片固定在底部凹槽14內部以後完工的功率半導體封裝250。
現在，本領域的技術人員應該明白，也可以很容易地更改前述的多種實施方式以適應其他具體的應用。上面的說明包括了很多特徵，這些特徵不應構成本發明的相應限制，而僅是提供本發明的多個現有首選的實施方式的說明。
整個說明和附圖給出了多個優選的實施方式及其具體細節。本領域的普通技術人員將意識到本發明可以在許多其他的具體結構中實施，並且本領域的普通技術人員能夠不用過多實驗而實踐這些其他的實施方式。作為本專利檔的目的，本發明的範圍因此不僅僅受限於上述說明的具體的優選實施方式，而在申請專利範圍中指出。申請專利範圍中等效的方法和範圍內的任何所有更改均被視為包括在本發明的精神和範圍內。
VIN‧‧‧輸入電壓
AOZ1505DI‧‧‧控制積體電路
VOUT‧‧‧輸出電壓
L1、12‧‧‧功率電感
R1、R2‧‧‧電阻
10、30、35、40、50、60、70、150、250‧‧‧功率半導體封裝
11‧‧‧功率IC晶片
11a、11b、11c、11d、11e‧‧‧接觸凸塊
13‧‧‧底部凹槽的引線框架
13a‧‧‧頂層引線框架
13b‧‧‧底層引線框架
13c‧‧‧幾何圖案的內孔
14‧‧‧底部凹槽
15‧‧‧電感磁芯
15a‧‧‧氣隙
16‧‧‧內部窗口
17a、17b、17c、17d、17e、17f、17g、41a、41b、41c、41d、41e、41f、41g、41h、41i、41j‧‧‧底部半線圈圖案化的導電引線
18‧‧‧底部半線圈
19a、19b、19c、19d、19e、19f‧‧‧連接導線
31a、31b‧‧‧橫向切削邊緣
36a、36b‧‧‧縱向切削邊緣
41‧‧‧引線框架
42a、42b、42c、42d、42e、42f、42g、42h‧‧‧頂部半線圈形成 的互連板
43b、43c‧‧‧週邊支座凸塊
51‧‧‧底部凹槽的引線框架
51a、51b、51c‧‧‧引線框架部分
51d‧‧‧過渡連接區域
52a、52b‧‧‧密封膠鎖定的形狀特徵
61、211‧‧‧印刷電路板
62、212‧‧‧頂部導電軌跡層
62a、62b、62c、62d、62e、62f、62g、212a、212b、212c、212d、212e、212f、212g‧‧‧半線圈圖案化的導電軌跡
64‧‧‧底部導電軌跡層
64a、64b、64c、64d、64e、64f、64g‧‧‧底部導電軌跡
64h、64i、64j、64k、64l、64m‧‧‧底部襯墊
65‧‧‧中間絕緣層
80a‧‧‧引線框架單元N
80b‧‧‧引線框架單元N+1
81a、82a‧‧‧切割段N
83a、87a‧‧‧功率半導體封裝單元N
83b、87b‧‧‧功率半導體封裝單元N+1
84a、84b‧‧‧多個頂層引線框架單元
85a、85b‧‧‧多個底層引線框架單元
90a、90b‧‧‧自對引線框架單元
91a、91b‧‧‧部分切削區域
101‧‧‧密封膠
111‧‧‧襯底側
112‧‧‧器件側
112a、112b、112c‧‧‧IC接觸式焊點
113a、113b‧‧‧回流的錫珠
114‧‧‧密封的底部填充
115a、115e‧‧‧週邊接觸凸塊
213‧‧‧上絕緣層
214‧‧‧中間導電軌跡層
214a、214b、214c、214d、214e、214f‧‧‧導電軌跡
215‧‧‧下絕緣層
215a、215b、215c、215d、215e、215f、215g、215h‧‧‧導通孔
為了更全面地描述本發明的眾多實施方式，附圖可作為參照。然而，附圖不能被視為對本發明範圍的限制，而僅作說明用。
第A圖是一個包括控制IC晶片和功率電感的最終封裝的常用功率轉換器電路。
第1A圖至第1F圖是本發明的包括功率電感、引線框架和功 率IC晶片的元件的小功率半導體封裝的第一種實施方式；第2圖是本發明的採用兩個層壓引線框架的小功率半導體封裝的第二種實施方式；第3A圖和第3B圖是本發明的採用部分切削引線框架的第三種實施方式；第4A圖至第4C圖是本發明的在底部採用週邊支座凸塊而在頂部採用頂層半線圈形狀的互連板的第四種實施方式；第5圖是本發明的採用內含磁性粒子的模塑膠封膠和帶有若干幾何封膠以鎖定特徵的引線框架的第五種實施方式；第6A圖至第6D圖是本發明的第六種實施方式。除了用一個與功率IC晶片的器件側鍵合的兩層印刷電路板替代引線框架以外，類似於第一種實施方式；第7A圖至第7C圖是本發明的第七種實施方式。除了兩層印刷電路板與功率IC晶片的襯底側鍵合以外，類似於第六種實施方式；第8A圖至第8F圖是本發明的第八種實施方式。除了用一個與功率IC晶片的器件側鍵合的三層印刷電路板替代引線框架以外，類似於第一種實施方式；第9A圖至第9E圖是製作若干如第1A圖所示的小型功率半導體封裝單元的第一種工藝；第10A圖至第10C圖是製作若干如第2圖所示的小型功率半導體封裝單元的第二種工藝；第11A圖至第11C圖是製作若干如第3B圖所示的小型功率半導體封裝單元的第三種工藝；以及第12A圖至第12F圖是第9A圖至第9E圖所示的第一種工藝的變更工藝。
10‧‧‧功率半導體封裝
11‧‧‧功率IC晶片
11a、11b、11c‧‧‧接觸凸塊
12‧‧‧功率電感
13‧‧‧底部凹槽的引線框架
14‧‧‧底部凹槽
15‧‧‧電感磁芯
16‧‧‧內部窗口
19d、19e、19f‧‧‧連接導線
101‧‧‧密封膠
111‧‧‧襯底側
112‧‧‧器件側

Claims (27)

  1. 一種小功率半導體封裝，包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的鍵合堆疊；所述功率電感還包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗；所述電路襯底還包括底部半線圈形成的單元以構成位於電感磁芯下方的底部半線圈；以及位於電感磁芯上方的頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；從而實現一種封裝引腳小且具有大額定電感的小功率半導體封裝；所述封裝還包括一種將電感磁芯、頂部半線圈形成的單元、底部半線圈形成的單元和電路襯底密封保護起來的頂部密封膠。
  2. 如申請專利範圍第1項所述的功率半導體封裝，其特徵在於：頂部半線圈形成的單元耦合裸露的底部半線圈形成的單元的末端穿過電感磁芯的內部視窗到電感磁芯外的鄰近的底部半線圈形成的單元的末端，形成電感線圈。
  3. 如申請專利範圍第1項所述的功率半導體封裝，其特徵在於：功率IC晶片的襯底側鍵合到電路襯底的底層平面，而功率IC晶片的器件側則背對電路襯底。
  4. 如申請專利範圍第3項所述的功率半導體封裝，其特徵在於：所述功率IC晶片的器件側還包括多個位於其上的底部接觸凸塊以便於從功率IC晶片引出外部連接。
  5. 如申請專利範圍第1項所述的功率半導體封裝，其特徵在於：所述頂部密封膠還包括採用內含磁性粒子以增大額定電感的模塑膠。
  6. 如申請專利範圍第1項所述的功率半導體封裝，其特徵在於：所述功率電感的電感係數範圍從0.2mH到10mH，額定電流範圍從0.2A到5A；以及相應的功率半導體的封裝引腳面積少於5mm x 5mm，封裝厚度小於2mm。
  7. 如申請專利範圍第1項所述的功率半導體封裝，還包括：在電路襯底的底部平面上的若干週邊支座凸塊，其尺寸適合功率IC晶片。
  8. 一種小功率半導體封裝，包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的鍵合堆疊；所述功率電感還包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗；所述電路襯底還包括底部半線圈形成的單元以構成位於電感磁芯下方的底部半線圈；以及位於電感磁芯上方的頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；從而實現一種封裝引腳小且具有大額定電感的小功率半導體封裝；所述電路襯底還包括一個引線框架，所述底部半線圈形成的單元還包括多個屬於引線框架部分的半線圈圖案化的導電引線；所述引線框架還包括一個適合功率IC晶片尺寸的底部凹槽。
  9. 一種小功率半導體封裝，包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的鍵合堆疊；所述功率電感還包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗；所述電路襯底還包括底部半線圈形成的單元以構成位於電感磁 芯下方的底部半線圈；以及位於電感磁芯上方的頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；從而實現一種封裝引腳小且具有大額定電感的小功率半導體封裝；所述電路襯底還包括：一個頂層引線框架，所述底部半線圈形成的單元還包括多個屬於引線框架部分的半線圈圖案化的導電引線；以及一個與頂層引線框架相匹配的內置預先設定的幾何圖案的內孔的底層引線框架，所述底層引線框架層壓到頂層引線框架的底部以形成一個適合功率IC晶片尺寸的底部凹槽。
  10. 一種小功率半導體封裝，包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的鍵合堆疊；所述功率電感還包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗；所述電路襯底還包括底部半線圈形成的單元以構成位於電感磁芯下方的底部半線圈；以及位於電感磁芯上方的頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；從而實現一種封裝引腳小且具有大額定電感的小功率半導體封裝；所述頂部半線圈形成的單元還包括若干從上面環繞電感磁芯並進一步連接到合適的可選的底部半線圈形成的單元以形成電感線圈的鍵合線。
  11. 一種小功率半導體封裝，包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的鍵合堆疊； 所述功率電感還包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗；所述電路襯底還包括底部半線圈形成的單元以構成位於電感磁芯下方的底部半線圈；以及位於電感磁芯上方的頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；從而實現一種封裝引腳小且具有大額定電感的小功率半導體封裝；所述頂部半線圈形成的單元還包括若干與合適的可選的底部半線圈形成的單元連接以形成電感線圈的三維連接板。
  12. 一種小功率半導體封裝，包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的鍵合堆疊；所述功率電感還包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗；所述電路襯底還包括底部半線圈形成的單元以構成位於電感磁芯下方的底部半線圈；以及位於電感磁芯上方的頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；從而實現一種封裝引腳小且具有大額定電感的小功率半導體封裝；所述頂部半線圈形成的單元還包括若干連接到合適的可選的底部半線圈形成的單元以形成電感線圈的上層引線框架的引線。
  13. 一種小功率半導體封裝，包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的鍵合堆疊；所述功率電感還包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗； 所述電路襯底還包括底部半線圈形成的單元以構成位於電感磁芯下方的底部半線圈；以及位於電感磁芯上方的頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；從而實現一種封裝引腳小且具有大額定電感的小功率半導體封裝；所述電路襯底所包含的多層電路層壓板MCL，還包括：頂部導電軌跡層，其含有若干構成底部半線圈形成的單元的底部半線圈圖案化的導電軌跡和多個頂部導電軌跡；底部導電軌跡層，其含有若干底部導電軌跡；以及一個將頂部導電軌跡層與底部導電軌跡層隔離開的中間絕緣層。
  14. 如申請專利範圍第13項所述的功率半導體封裝，其特徵在於：所述中間絕緣層還包括多個導通孔以便電連接第一組選中的半線圈圖案化的導電軌跡與第二組選中的底部導電軌跡從而在功率IC晶片和功率電感之間形成電連接。
  15. 如申請專利範圍第13項所述的功率半導體封裝，其特徵在於：功率IC晶片的器件側與MCL的底層平面鍵合，而功率IC晶片的襯底側背對MCL，其中功率IC晶片的器件側上的接觸點佈線到MCL的週邊。
  16. 如申請專利範圍第13項所述的功率半導體封裝，其特徵在於：所述MCL還包括一個適合功率IC晶片尺寸的底部凹槽。
  17. 如申請專利範圍第13項所述的功率半導體封裝，其特徵在於：所述MCL為印刷電路板。
  18. 如申請專利範圍第13項所述的功率半導體封裝，其特徵在於：所述MCL是一個雙馬來醯亞胺三嗪BT襯底。
  19. 如申請專利範圍第13項所述的功率半導體封裝，其特徵在於：所述MCL具有三個分別被兩個絕緣層隔開的導電軌跡層。
  20. 一種製造多個小功率半導體封裝單元的多封裝工藝，每個單元包括：一具有底部功率積體電路晶片、頂部功率電感和中間電路襯底的堆疊；功率電感包括位於電路襯底上方的具有閉合磁環的電感磁芯，其帶有內部視窗；電路襯底包括位於電感磁芯下方的底部半線圈形成的單元；以及頂部半線圈形成的單元，其連接到底部半線圈形成的單元，從而共同形成圍繞電感磁芯的電感線圈；工藝方法包括：a)提供一組電路襯底，每個電路襯底上都有底部半線圈形成的單元；b)多個功率IC晶片的採用和結構化以便每個功率IC晶片能夠進行晶片鍵合工藝；c)提供多個帶有內部視窗的電感磁芯和多個頂部半線圈形成的單元；d)將電感磁芯附著到底部半線圈形成的單元上；e)在元件中的每個電路襯底的位置處：e1)對準好頂部半線圈形成的單元在電感磁芯之上，互連頂部半線圈形成的單元和底部半線圈形成的單元，從而與纏繞電感磁芯的電感線圈一起形成一個次封裝單元；e2)加入頂部密封膠，從而將每個次封裝單元的頂部密封保護起來；e3)對準並鍵合功率IC晶片在次封裝單元之下從而形成一個封裝單元； f)從元件處分離封裝單元。
  21. 如申請專利範圍第20項所述的多封裝工藝，其特徵在於：頂部半線圈形成的單元耦合裸露的底部半線圈形成的單元的末端穿過電感磁芯的內部視窗到電感磁芯外的鄰近的底部半線圈形成的單元的末端，形成電感線圈。
  22. 如申請專利範圍第20項所述的多封裝工藝，其特徵在於：每個電路襯底由具有底部半線圈形成的單元的引線框架製成，這些單元還包括多個屬於引線框架部分的半線圈圖案化的導電引線，以及：步驟a)還包括，作為引線框架的一部分，加上一個過渡連接區域將半線圈圖案化的導電引線連接在一起從而方便每個次封裝單元的後續工序；以及步驟e2)還包括：e21)確保頂部密封膠是非導電的並且與半線圈圖案化的導電引線鍵合在一起；然後e22)將過渡連接區域從引線框架移除以清除半線圈圖案化的導電引線之間發生意外短路的條件。
  23. 如申請專利範圍第20項所述的多封裝工藝，其特徵在於：多電路襯底的圖案化工藝還包括在每個電路襯底上製作一個適合功率IC晶片尺寸的底部凹槽。
  24. 如申請專利範圍第23項所述的多封裝工藝，其特徵在於：底部凹槽的製作還包括所述的每個電路襯底底部側的刻蝕。
  25. 如申請專利範圍第23項所述的多封裝工藝，其特徵在於：底部凹槽的製作還包括所述的每個電路襯底底部側的部分切削。
  26. 如申請專利範圍第23項所述的多封裝工藝，其特徵在於：電路襯底由引線框架製成，底部凹槽的製作還包括： 多個半線圈圖案化的導電軌跡形成底部半線圈形成的單元的頂部引線框架的採用；以及內置預先設定好的幾何圖案的內孔的底部引線框架的採用進而將底部引線框架層壓到頂部引線框架的底部，以形成底部凹槽。
  27. 如申請專利範圍第20項所述的多封裝工藝，其特徵在於：還包括將多個週邊凸塊鍵合到每個電路襯底的底面上。
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