CN101789036B - 可编程晶体管阵列设计方法 - Google Patents

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Abstract

本发明涉及一种设计集成电路的方法，包括提供彼此相同的第一芯片和第二芯片。第一芯片和第二芯片中的每一个都包括基底层，基底层包括逻辑晶体管单元(LTU)阵列。LTU阵列包括彼此相同并且以行和列进行配置的LTU。该方法还包括：连接第一芯片的基底层以形成第一应用芯片；以及连接第二芯片的基底层以形成不同于第一应用芯片的第二应用芯片。

Description

可编程晶体管阵列设计方法
本申请要求于2009年1月22日提交的标题为“Programmable TransistorArray Design Methodology”的美国临时专利申请No.61/146,564的优先权，其申请结合与此作为参考。
技术领域
本发明总的来说涉及集成电路，更具体地，涉及集成电路的设计方法。
背景技术
集成电路的设计通常包括若干阶段。在集成电路的大规模制造之前，通常制造原型以验证集成电路的设计。现场可编程门阵列(FPGA)和单元设计(Cell based Design，CBD)是多数通用的设计方法。
图1示出了FPGA设计，其包括以阵列方式设置的多个逻辑单元，其中内置有预定的布线(未示出)。FPGA可通过反熔丝开关箱(未示出)进行编程，使得具有相同FPGA设计的芯片可用于实现具有不同功能的不同电路。诸如嵌入式存储器和处理器的附加功能模块可以被安装在FPGA芯片中。由于一个FPGA设计可以被多种应用共享，所以设计成本被多种应用所分担，因此相对较低。此外，由于可使用现有FPGA而无需从擦除开始的事实，设计周期缩短。然而，受限于所得到电路的低性能，FPGA只适合于以高单位成本进行少量生产，并且通常仅在原型设计中使用。
另一方面，如图2所示，CBD方法通常用于特定用途集成电路(ASIC)设计。CBD设计可采用标准单元以实现集成电路，并且标准单元通常被配置到行。然而，标准单元的放置根据应用的不同而不同，并且一行可包括不同的标准单元。通过互连的标准单元来实现逻辑功能。因此，作为随机放置标准单元的结果，布线也不是固定的。诸如嵌入式存储器和模拟宏指令的自定义宏指令可以包括在CBD中，并且被随机放置在各个芯片中。由于用户化设计，采用CBD方法设计的电路通常享有较高的性能。
CBD方法还具有一些缺点。当使用45nm和以下的技术形成集成电路时，基于传统设计规则的所有CBD设计都开始出现严重的处理变化，其甚至可以达到约30％。这引起生产量的显著降低。另一方面，由于所有的基底层(包括有源区域和栅电极的层)和金属层都被制定，所以使用CBD方法的设计成本也很高。例如，设计会花费大约五十万美元以上。设计周期时间也很长，如果采用先进的纳米技术，则通常需要12周以上。
因此，本领域需要可以将FPGA的灵活性和低成本的有利特征以及CBD的高性能组合的设计方法。
发明内容
根据本发明的一个方面，一种设计集成电路的方法包括提供彼此相同的第一芯片和第二芯片。第一芯片和第二芯片中的每一个都包括基底层，该基底层包括基本晶体管单元(BTU)和逻辑晶体管单元(LTU)阵列。
BTU进一步被划分为PMOS晶体管单元(PTU)、NMOS晶体管单元(NTU)和虚拟晶体管单元(DTU)。PTU和NTU都利用常规布局架构进行限定，将偶数的多晶硅(polys)放置在有源区域中，并且两个虚拟多晶硅与有源区域相邻并处于场氧化区域中。可以从有源区域的任一侧来存取多晶硅。此外，可以分别组成PTU和NTU或者将它们组合在一起来创建CMOS逻辑。
LTU阵列包括彼此相同并以行和列进行配置的LTU。该方法还包括：连接第一芯片的基底层以形成第一应用芯片；以及连接第二芯片的基底层以形成不同于第一应用芯片的第二应用芯片。
其中，LTU中的每一个都包括多路复用器。
其中，LTU中的每一个还包括反相器以及从NAND门和NOR门中选择的门。
其中，连接第一芯片的基底层的步骤包括：使用金属层1(M1)以将第一芯片的LTU阵列中的不同LTU修改为不同的逻辑门组合。
其中，连接第一芯片的基底层的步骤进一步包括：使用金属层2(M1)以将第一芯片的LTU阵列中的不同LTU修改为不同的逻辑功能单元。
其中，不同的逻辑功能单元是从基本由XOR门、XNOR门、加法器、锁存器和触发器组成的组中所选择的。
该方法还可以包括：将第一外部功能模块附接至第一芯片。
该方法还可以包括：将第二外部功能模块附接至第二芯片，其中，第二外部功能模块与第一外部功能模块不同。
其中，LTU中的所有PMOS晶体管具有相同布局，并且LTU中的所有NMOS晶体管具有附加的相同布局。
第一芯片和第二芯片中的每个LTU都包括多个基本PMOS晶体管单元(PTU)和多个基本NMOS晶体管单元(NTU)，并且任意LTU中的PTU都没有被定位为与NTU相邻并且PTU的通道长度方向与NTU的通道长度方向对准。
其中，第一芯片和第二芯片中的每个LTU都包括基本晶体管单元(BTU)的阵列，基本晶体管单元选自基本由NMOS晶体管单元(NTU)、PMOS晶体管单元(PTU)和虚拟晶体管单元(DTU)组成的组。
根据本发明的另一方面，一种设计集成电路的方法包括提供芯片的基底层设计。基底层设计包括由基本晶体管单元阵列形成的LTU的设计。LTU包括多个相同的LTU，每个LTU都包括：两个反相器；两个多路复用器；以及两个门，从基本由两个NAND门和两个NOR门组成的组中选择这两个门。该方法还包括：使用基底层设计以形成第一芯片的第一基底层；使用基底层设计以形成第二芯片的第二基底层；以及在第一芯片的第一基底层上方形成底部金属层(第一M1)。第一M1将第一芯片的LTU连接为多种逻辑门组合。该方法还包括：在第一M1上方形成第二金属层(第一M2)，其中，第一M2将第一芯片的LTU修改为多个逻辑功能单元；以及在第一M2上方形成第三金属层(第一M3)。该方法还包括：在第二芯片的第二基底层上方形成附加底部金属层(第二M1)。第二M1将第二芯片的LTU连接为多种附加逻辑门组合。该方法还包括：在第二M1上方形成附加第二金属层(第二M2)，其中，第二M2将第二芯片的LTU修改为多个附加逻辑功能单元；以及在第二M2上方形成附加第三金属层(第二M3)，其中，第二M3不同于第一M3。
其中，第二M2不同于第一M2，并且第二M1不同于第一M1。
其中，第二M2不同于第一M2，并且第二M1与第一M1相同。
其中，第二M2与第一M2相同，并且第二M1与第一M1相同。
其中，逻辑功能单元是从基本由XOR门、XNOR门、加法器、锁存器和触发器组成的组中所选择的。
其中，基底层设计包括有源区域、阱区域、栅电极和接触蚀刻停止层(CESL)的设计，并且与底部金属化层的设计无关。
该方法还包括：将第一外部功能模块附接至第一芯片。
该方法还包括：将第二外部功能模块附接至第二芯片，其中，第二外部功能模块与第一外部功能模块不同。
其中，第二芯片不与任何外部功能模块附接。
根据本发明的又一方面，一种集成电路结构包括第一芯片和第二芯片。第一芯片包括第一基底层，第一基底层包括第一LTU阵列，其中，第一LTU阵列包括彼此相同并以行和列进行配置的第一LTU。第二芯片包括第二基底层，第二基底层包括第二LTU阵列，其中，第二LTU阵列包括彼此相同并以行和列进行配置的第二LTU。第一基底层与第二基底层相同。该集成电路结构还包括：第一基底层上方的第一金属层(第一M1)；第一M1上方的第二金属层(第一M2)；第一M2上方的第三金属层(第一M3)；第二基底层上方的附加第一金属层(第二M1)；第二M1上方的附加第二金属层(第二M2)；以及第二M2上方的附加第三金属层(第二M3)，其中，第一M3与第二M3具有不同的布局。
其中，第一M1具有不同于第二M1的布局，以及第一M2具有不同于第二M2的布局。
其中，第一M1将第一LTU连接成第一逻辑门组合，以及其中，第二M1将第二LTU连接成不同于第一逻辑门组合的第二逻辑门组合。
其中，第一M2还将第一LTU连接成第一逻辑功能单元，以及第二M2还将第二LTU连接成不同于第一逻辑功能单元的第二逻辑功能单元。
其中，第一逻辑功能单元和第二逻辑功能单元选自基本由XOR门、XNOR门、加法器、锁存器和触发器组成的组。
其中，第一LTU和第二LTU中的每一个都包括多路复用器。
其中，第一LTU和第二LTU中的每一个都包括反相器和NAND门。
该集成电路结构还包括第一外部功能模块，附接并电连接至第一芯片。
该集成电路结构还包括第二外部功能模块，附接并电连接至第二芯片，其中，第二外部功能模块不同于第一外部功能模块。
其中，第一LTU和第二LTU中的所有PMOS晶体管都具有相同的布局，并且第一LTU和第二LTU中的所有NMOS晶体管都具有相同的布局。
其中，第一LTU的每一个都包括多个基本PMOS晶体管单元(PTU)和多个基本NMOS晶体管单元(NTU)，并且任意第一LTU中的PTU都不被定位为与NTU相邻并且PTU的通道长度方向与NTU的通道长度方向对准。根据本发明的再一方面，一种集成电路结构包括：第一芯片，包括第一基底层；以及第二芯片，包括与第一基底层相同的第二基底层。第一基底层和第二基底层的每一个都包括彼此相同的LTU。LTU由BTU阵列形成。每个LTU都包括：两个反相器；两个多路复用器；以及两个门，从基本由两个NAND门和两个NOR门组成的组中选择这两个门。第一芯片还包括：第一基底层上方的第一金属层(第一M1)，其中，第一M1将第一芯片的LTU连接为第一逻辑门组合；第一M1上方的第二金属层(第一M2)，其中，第一M2将第一芯片的LTU修改为第一多个逻辑功能单元；以及第一M2上方的第三金属层(第一M3)。第二芯片还包括：第二基底层上方的附加第一金属层(第二M1)，其中，第二M1将第二芯片的LTU连接为第二逻辑门组合；第二M1上方的附加第二金属层(第二M2)，其中，第二M2将第二芯片的LTU修改为第二多个逻辑功能单元；以及第二M2上方的附加第三金属层(第二M3)，其中，第二M3具有不同于第一M3的布局。
其中，第一M2和第二M2具有不同布局，以及第一M1和第二M1具有不同布局。
其中，第一M2和第二M2具有不同布局，以及第一M1和第二M1具有相同布局。
其中，第一M2和第二M2具有相同布局，以及第一M1和第二M1具有相同布局。
其中，第一多个逻辑功能单元和第二多个逻辑功能单元选自基本由XOR门、XNOR门、加法器、锁存器和触发器组成的组。
其中，第一基底层和第二基底层中的每一个都包括有源区域、阱区域、栅电极和接触蚀刻停止层(CESL)，并且与金属化层中的特征无关。
该集成电路结构还包括第一外部功能模块，附接并电连接至第一芯片。
该集成电路结构还包括第二外部功能模块，附接并电连接至第二芯片，其中，第二外部功能模块不同于第一外部功能模块。
其中，第二芯片不与任何外部功能模块附接。
根据本发明的又一方面，一种集成电路结构包括：芯片中的多个PMOS晶体管单元(PTU)；以及芯片中的多个NMOS晶体管单元(NTU)，其中，多个PTU和多个NTU中的每一个都包括：有源区域，具有矩形形状；偶数个栅电极，在有源区域上方；两个虚拟栅极，在有源区域的相对侧上，其中，栅电极和两个虚拟栅极彼此平行；以及接触插塞，连接至栅电极，其中，接触插塞不直接在有源区域上方。
其中，基本上芯片中的所有PMOS器件都具有与多个PTU中的任意一个相同的布局，以及其中，基本上芯片中的所有NMOS器件都具有与多个NTU中的任意一个相同的布局。
其中，芯片中的所有PMOS器件都具有与多个PTU中的任意一个相同的布局，以及其中，芯片中的所有NMOS器件都具有与多个NTU中的任意一个相同的布局。
该集成电路结构还包括：多个虚拟晶体管单元(DTU)，其中，每个DTU都包括：虚拟有源区域，具有矩形形状；以及两个附加虚拟栅极，在虚拟有源区域的相对侧上，其中，两个附加虚拟栅极彼此平行，以及其中，没有栅电极直接在虚拟有源区域上方。
其中，多个PTU中的PTU都没有被定位为与NTU相邻并且PTU的通道长度方向与NTU的通道长度方向对准。
根据本发明的还有的另一方面，一种集成电路结构包括：芯片，包括基底层，基底层包括：多个PMOS晶体管单元(PTU)；和多个NMOS晶体管单元(NTU)；第一金属层，在基底层上方；以及第二金属层，在第一金属层上方，其中，多个PTU和多个NTU通过第一金属层连接成逻辑晶体管单元(LTU)。47.根据权利要求46的集成电路结构，其中，第一金属层还将LTU连接成复杂功能单元。
其中，第二金属层将多个LTU连接成复杂功能单元。
其中，LTU选自基本由反相器(INV)、NAND门、NOR门、多路复用器和它们的组合所组成的组。
其中，复杂功能单元选自基本由XOR门、XNOR门、加法器、锁存器、触发器和它们的组合所组成的组。
其中，LTU形成阵列。
其中，芯片中的所有PMOS器件和NMOS器件都具有LTU布局，包括：有源区域，具有矩形形状；偶数个栅电极，在有源区域上方；两个虚拟栅极，在有源区域的相对侧上，其中，栅电极和两个虚拟栅极彼此平行。本发明的优点包括作为固定基底层设计结果而减少了成本和减少了周期时间，以及作为用户化金属层的结果而改进的灵活性。
附图说明
为了更好地理解本发明及其优点，结合附图进行以下描述作为参考，其中：
图1示出了传统的现场可编程门阵列(PFGA)设计；
图2示出了传统的单元设计(CBD)；
图3A、图3B和图3C分别示出了基本PMOS晶体管单元(PTU)、基本NMOS晶体管单元(NTU)和虚拟晶体管单元(DTU)的布局；
图4A和图4B示出了示例性基本晶体管单元(BTU)阵列；
图5A示出了用于标准单元的内部连接的金属线的可允许边界的传统方案，其中，传统方案是采用传统设计规则的传统设计；
图5B示出了用于采用受限设计规则的标准单元的内部连接的内部金属线的可允许边界的方案；
图6A示出了与传统设计规则的工艺拐点(process corner)相比的受限设计规则的工艺拐点；
图6B示出了基底层和叠加金属层的示例性截面图；
图7示出了示例性逻辑晶体管单元(LTU)的示意性框图；
图8示出了通过重新连接LTU形成的示例性触发器的示意图；
图9示出了采用本发明实施例的半导体芯片的框图；
图10示出了与外部功能模块堆叠的包括可编程晶体管阵列(PTA)的芯片；以及
图11示出了与PTA设计相关的硬件和软件组件。
具体实施方式
下面详细描述本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在具体环境下实现的许多可应用的发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，并不限制本发明的范围。
提供了一种新颖的开发集成电路的方法。贯穿全文，术语“可编程晶体管阵列(programmable transistor array，PTA)”用于表示逻辑晶体管单元(Logic Transistor Unit，LTU)的阵列和/或基本晶体管单元(Base TransistorUnit，BTU)的阵列，其可以根据不同应用而不同地进行互连(编程)。相应设计方法被称作PTA方法，并且使用PTA方法制造的半导体芯片(因此包括LTU)被相应地称作PTA芯片。
每个PTA芯片都包括基底层和用于基底层的布线的金属层(参照图6B)。基底层包括BTU，其包括PMOS晶体管单元(PMOS transistor unit，PTU)、NMOS(NMOS transistor unit，NTU)和虚拟晶体管单元(dummytransistor unit，DTU)。图3A、图3B和图3C分别示出了PTU、NTU和DTU的示例性布局。优选地，在PTA的设计中，限制设计规则(restrict designrule，RDR)被应用于BTU的实现(包括放置和布局)，其中，RDR比传统的设计规则严格。RDR的目的在于使小器件的几何形状的工艺变化最小。RDR的实施确保了集成电路的工艺拐点的拉紧(tighten)(将在后面的段落中详细进行讨论)，并确保了工艺变化的减少。
在示例性实施例中，图3A所示的PTU和图3B所示的NTU具有两个(或者其他诸如4、6等的偶数)门多晶硅(gate polys)10和两个彼此平行的虚拟多晶硅12，其中，虚拟多晶硅12在有源区域14外侧并直接位于绝缘区域(浅沟槽隔离区域或者场氧化物)之上。注意，尽管使用了术语“多晶硅”，但PTU和NTU的栅电极可以由其他导电材料(诸如金属、金属硅化物等)形成。优选地，所有PTU的所有多晶硅间距P1都相等。优选地，所有NTU的所有多晶硅间距P2都相等。优选地，所有DTU的所有多晶硅间距P3都相等。此外，优选地，间距P1、P2和P3都相等。仅允许矩形的有源区域，并且需要N阱(其中定位有PTU，未示出)足够大。PTU和NTU可以覆盖有覆盖拉伸应力接触蚀刻停止层(blanket tensilestressed contact etch stop layer，CESL)。在这种情况下，每个PTU都可被附加的加压CESL所覆盖，加压CESL在PTU的通道宽度方向上具有较小占地，而在PTU的通道长度方向上具有较大占地。需要放置多余一个的接触插塞，以存取门多晶硅来改进器件的连接性。另一方面，NTU直接形成在p型衬底中，而不形成在任何p阱中。对NTU来说，不需要附加CESL。可通过接触插塞15从各个有源区域14的任一侧来存取多晶硅。然而，接触插塞(contact plug)15不直接位于各个有源区域14之上。此外，PTU和NTU可以分别成组或组合到一起以创建CMOS逻辑。
请注意，PTU、NTU和DTU是本发明实施例的基础构建块。在半导体芯片中，基本上所有(例如，大于90％，或甚至大于95％，或甚至为100％)的PMOS器件都可具有与在前面段落中描述的PTU相同的规范(specification)。此外，在半导体芯片中，基本所有的PMOS器件都使用相同的PTU布局。在半导体芯片中，基本上所有(例如，大于90％，或甚至大于95％，或甚至为100％)的NMOS器件都使用相同的NTU布局，并且基本上所有(例如，大于90％，或甚至大于95％，或甚至为100％)的虚拟单元都使用相同的DTU布局，尽管对于PTU、NTU和DTU中的每一个都可以使用多于一个的布局。
除上面讨论的示例性布局限制之外，图4A和图4B示出了用于放置BTU的两种可接受的方案。例如，在图4A中，NTU可被放置在PTU的顶部或底部。图4B示出了PTU不可以直接放置在NTU的左边或右边(当它们的通道长度方向被对准为同一条线时)，除非DTU分隔PTU和NTU。在表1中列出了用于放置BTU的可接受和不可接受方式的规则。PTU和NTU可以被分别放置以形成经常被定制电路设计使用的PMOS和NMOS逻辑门。此外，可以将PTU和NTU组合到一起以形成CMOS逻辑。然而，可以要求放置限制。
表1
Figure G201010001097XD00101
用(1)和(2)来标记PTU、NTU和DTU。表1表示关于是否可以将标记为(1)的PTU或NTU直接放置在标记为(2)的BTU的上、下、左、或右的规则。因此，表1表示不可以将PTU直接放置在另一个NTU的左边和右边，而所有其他放置方案都是可允许的。
BTU的实现带来了几个优点。首先，由于在晶体管(BTU)层级上优化了布局拓扑，所以优化是通用的并且不固定于特定应用。由此使得物理布局影响最小。第二，消除了如图5A所示的附加金属层布线要求和所得到的区域损失，并且可以采用如图5B所示宽松的金属层布线要求。第三，PTA结构中的PTU、NTU和DTU可以被修改为适合于任何数字/模拟配置，而作为比较，传统的现场可编程门阵列(FPGA)和门阵列(GA)仅可以用于数字配置。
对于速度改进和功率减小来说，拉紧(tighten)了工艺拐点，如图6A所示意性示出的。X轴表示NMOS晶体管的饱和电流Idsat(示为IdsatN)，Y轴表示PMOS晶体管的饱和电流Idsat(示为IdsatP)。由线20包围的菱形区域表示使用传统设计规则实现的MOS器件的传统操作区域，而由线22包围的菱形区域表示使用RDR实现的BTU的拉紧操作区域。左下部的拐点表示消耗较少功率的慢MOS晶体管(标记为SS)，而右上部的拐点表示消耗较多功率的快MOS晶体管(标记为FF)。注意，拉紧的操作区域具有改进的速度和减少的功耗，在表示非常小工艺变化的区域中操作相应BTU。试验结果显示，与传统设计规则相比，RDR具有约3％的速度拐点降低。晶体管的泄漏电流也从约47nA减小到约29nA。晶体管的功耗从约86μwatt减小到约83μwatt。
参照图6B，在半导体芯片的基底层中实现BTU。基底层包括至少一部分半导体衬底，半导体衬底包括阱区域(未示出)、BTU的有源区域、包括栅电极带的门多晶硅层级和接触蚀刻停止层(CESL)。集成电路的较高层级的功能通过金属层(诸如作为直接位于接触插塞之上的金属层的金属层1(M1)、金属层2(M2)、金属层3(M3)、金属层4(M4)等)中的连接来实现。金属层M1以上不在基底层中。
在PTA设计中，不管各个芯片的应用如何，基底层的设计都是固定的。因此，即使芯片被用于不同的应用，也无需对基底层的掩膜进行修改。为了实现不同的应用，需要制作不同的掩膜以修改金属层(包括M1、M2和上金属层)的设计。换句话说，基底层是固定的，金属层用作用于使不同的应用都适合同一基底层的编程装置。因此，可以制造具有相同基底层设计的半导体晶片/芯片，并且可通过改变金属层M1、M2等的设计针对不同应用制造晶片/芯片。使用该方法，可以根据相同的基底层设计制造彼此不同的超过5种应用、10种应用、百种应用和千种应用。
参照图7，可使用多个BTU实现BTU，其可以被连接以形成基本门，诸如反相器(INV)、NAND门和NOR门、更加复杂的逻辑(即，AND-OR反相器(AOI)逻辑、OR-AND反相器(OAI)逻辑)、加法器等)。可以从使用第一金属层的BTU得到各种逻辑系列。图7示出了包括两个INV、两个多路复用器(MUX，也由BTU形成)和两个NAND门的示例性LTU。连接BTU以形成门被称作LTU功能性放置，并通过金属层M1来实现，尽管也可以使用金属层M2。应该意识到，LTU可包括与图7所示数量不同的INV、MUX和NAND门，并且可进一步包括诸如NOR门的其他组件。LTU可配置为一个阵列或多个阵列(参照图9)。
通过LTU功能性配置实现的逻辑门被进一步修改(不需要MUX的帮助)为更加复杂的功能单元，诸如XOR、XNOR、加法器、锁存器、触发器等。图8示出了由两个LTU形成的示例性扫描触发器。这种修改被称为LTU功能性布线，并通过金属层M2(未示出)来实现，但是可以使用金属层M3和M4。
PTA可采用称为两级金属化的新布线方法，其可以以两种方式来实现。在第一种方式中，类似于CBD方式，BTU可被配置为不同的逻辑门，其中，只有一个金属层(例如金属层M1)被用于将BTU连接为LTU，并且将LTU连接为复杂的功能单元。在第二种方式中，与FPGA方式类似，包括两个金属层。BTU可使用第一金属层M1实现为LTU，然后使用金属层M2得到更加复杂的功能单元。开发该两级金属化方法以与目前的CBD和FPGA方式兼容。
利用基本门和通过低级金属层形成的更加复杂的功能单元，可通过进一步的金属连接来实现高级功能和应用，这可以在任何金属层M1至Mtop中实现，更优选地，通过诸如M3、M4和更高的上层来实现。
明显地，如果两个芯片的金属层M1和M2具有不同图案，则M3层和这两个芯片上方的层也是不同的。在本发明的实施例中，两种不用的应用要求两个芯片设计，其中，两个芯片(或晶片)设计的基底层彼此相同，仅仅金属层(包括LTU功能性配置和LTU功能性布线)是不同的。在这种能情况下，两个芯片的应用可以完全不同，并且甚至可以用于不同的部分(诸如通信部分和消费产品部分)。相反，两个芯片可用于彼此类似的两种应用。因此，这两个芯片可共享共同的基底层设计以及共同的M1和M2设计，仅金属层M3和上级的金属层不同并需要重新设计。在又一实施例中，两个芯片可共享共同的基底层设计以及共同的M1设计，仅M2和和上级的金属层不同并需要重新设计。这进一步减少了制造成本和周期时间。
图9示出了采用PTA设计的一部分半导体芯片的顶视图。LTU(和/或LTU中的BTU)的行被布局为一个或多个阵列。还可以在芯片中建立诸如存储器和处理器的附加嵌入功能模块。可形成附加布线通道以改进可布线性，其中，布线通道被用于将一个点连接至远程点。注意，通过金属布线而反熔丝盒(如在FPGA中)制造定制连接。因此，芯片可以不包括反熔丝盒(anti-fuse box)。
参照图10，本发明的优点在于定制了金属层，因此，可将外部功能模块通过倒装焊接(flip chip bonding)或硅通孔(TSV)连接至PTA芯片。PTA芯片的结合焊盘可以被设计为适合外部芯片的结合焊盘或TSV。用于附接外部功能模块的能力进一步提高了产量并减少了产品成本。因此，根据相同的基底层设计，可以制造第一PTA芯片并与第一外部功能模块附接，同时可制造第二PTA芯片并与不同于第一外部功能模块的第二外部功能模块附接，但是第一PTA芯片和第二PTA芯片享有相同的基底层设计。可选地，第二PTA芯片可以不与任何外部功能模块附接。
图11示出了与PTA设计相关的硬件和软件组件。在前面段落讨论的硬件部分包括BTU、BTU阵列和嵌入式功能模块的物理布局。硬件的更高级包括LTU的布局。通过两级金属化层M1和M2以及上层来互连LTU。对于整个芯片集成，可以将用于功率的设计(DFP)和用于可变性的设计(DFV)技术用于减小功率和减少变化。此外，硬件组件包括嵌入式功能单元和外部功能单元(模块)。
PTA设计的软件组件包括用于例如通过网表转换从CBD设计和/或FPGA设计转移到PTA设计的设计转移。这意味着可使用PTA设计来容易地实现传统的FPGA设计和CBD设计。因此，可以将软件设计为支持映射以及从CBD设计和FPGA设计向PTA设计的转移。还可以通过软件的帮助来实现两级金属化布线，并且从FPGA设计或CBD设计的转移可以根据转移的PTA设计被自动化，包括但不限于布局金属层M1和M2的自动化。此外，为了附接外部功能单元，可提供软件，其将PTA芯片和外部功能单元看作是集成平台，使得设计者不需要分别考虑PTA和外部功能单元。软件还可以进一步将多芯片的设计带入公共平台。
PTA设计具有若干优点。由于预定的BTU架构，所以设计者不需要重新设计基底层。代替地，仅需要重新设计金属层。这显著减少了成本和制造周期。可以将制造周期时间减少到少于CBD设计的四分之一。可以将掩膜成本减少到小于CBD设计的十分之一。因此，不能负担高成本的小公司还可以利用纳米技术来用于大量生产。
此外，PTA设计具有高灵活性的优点。这可以仅包括嵌入式模块，包括嵌入式模块和堆叠模块(通过TSV连接)的混合模块、或结合至PTA芯片的芯片外模块。此外，将高灵活性(与金属层的随机放置相关)与预定的基底层相结合，使得不用牺牲低生产成本和低周期时间。
尽管详细描述了本发明及其优点，但应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变、替换和变化。此外，本发明的范围不用于限制在说明书中描述的处理、机器、制造、物质、装置、方法和步骤的组合的具体实施例。本领域的技术人员根据本发明的公开内容可容易理解，可以根据本发明利用现有或后来发展执行基本上与本文中所描述的对应实施例相同的功能或者基本实现与本文所描述的对应实施例相同的结果的处理、机器、制造和物质、装置、方法或步骤的组合。因此，所附权利要求包括在其范围内，诸如处理、机器、制造和物质、装置、方法或步骤的组合。

Claims (13)

1.一种设计集成电路的方法，所述方法包括：
提供彼此相同的第一芯片和第二芯片，其中，所述第一芯片和所述第二芯片中的每一个都包括基底层，所述基底层包括逻辑晶体管单元阵列，以及其中，所述逻辑晶体管单元阵列包括彼此相同并且以行和列进行配置的逻辑晶体管单元；
连接所述第一芯片的所述基底层中的逻辑晶体管单元以形成第一应用芯片；以及
连接所述第二芯片的所述基底层中的逻辑晶体管单元以形成不同于所述第一应用芯片的第二应用芯片，
其中，所述第一芯片和所述第二芯片中的每个逻辑晶体管单元都包括基本晶体管单元的阵列，所述基本晶体管单元选自由NMOS晶体管单元、PMOS晶体管单元和虚拟晶体管单元组成的组。
2.根据权利要求1所述的方法，其中，所述逻辑晶体管单元中的每一个都包括多路复用器。
3.根据权利要求2所述的方法，其中，所述逻辑晶体管单元中的每一个还包括反相器以及从NAND门和NOR门中选择的门。
4.根据权利要求1所述的方法，其中，连接所述第一芯片的所述基底层的步骤包括：使用金属层1以将所述第一芯片的所述逻辑晶体管单元阵列中的不同逻辑晶体管单元修改为不同的逻辑门组合。
5.根据权利要求4所述的方法，其中，连接所述第一芯片的所述基底层的步骤进一步包括：使用金属层2以将所述第一芯片的所述逻辑晶体管单元阵列中的不同逻辑晶体管单元修改为不同的逻辑功能单元。
6.根据权利要求5所述的方法，其中，所述不同的逻辑功能单元是从由XOR门、XNOR门、加法器、锁存器和触发器组成的组中所选择的。
7.根据权利要求1所述的方法，还包括：将第一外部功能模块附接至所述第一芯片。
8.根据权利要求7所述的方法，还包括：将第二外部功能模块附接至所述第二芯片，其中，所述第二外部功能模块与所述第一外部功能模块不同。
9.根据权利要求1所述的方法，其中，所述逻辑晶体管单元中的所有PMOS晶体管具有相同布局，并且所述逻辑晶体管单元中的所有NMOS晶体管具有附加的相同布局。
10.根据权利要求1所述的方法，其中，所述第一芯片和所述第二芯片中的每个逻辑晶体管单元都包括多个基本PMOS晶体管单元和多个基本NMOS晶体管单元，并且任意所述逻辑晶体管单元中的PMOS晶体管单元都没有被定位为与NMOS晶体管单元相邻并且所述PMOS晶体管单元的通道长度方向与所述NMOS晶体管单元的通道长度方向对准。
12.一种设计集成电路的方法，所述方法包括：
提供芯片的基底层设计，其中，所述基底层设计包括由基本晶体管单元阵列形成的逻辑晶体管单元的设计，逻辑晶体管单元可配置为一个阵列或多个阵列，其中，所述逻辑晶体管单元阵列包括多个相同逻辑晶体管单元，以及其中，所述逻辑晶体管单元阵列中的每个均包括：
两个反相器；
两个多路复用器，以及
两个门，所述门选自由两个NAND门和两个NOR门组成的组；
使用所述基底层设计以形成第一芯片的第一基底层；
使用所述基底层设计以形成第二芯片的第二基底层；
在所述第一芯片的所述第一基底层上方形成底部金属层，其中，所述底部金属层将所述第一芯片的所述逻辑晶体管单元连接成多个逻辑门的组合；
在所述底部金属层上方形成第二金属层，其中，所述第二金属层将所述第一芯片的所述逻辑晶体管单元修改为多个逻辑功能单元；
在所述第二金属层上方形成第三金属层；
在所述第二芯片的所述第二基底层上方形成附加底部金属层，其中，所述附加底部金属层将所述第二芯片的所述逻辑晶体管单元连接成多个附加逻辑门的组合；
在所述附加底部金属层上方形成附加第二金属层，其中，所述附加第二金属层将所述第二芯片的所述逻辑晶体管单元修改为多个附加逻辑功能单元；以及
在所述附加第二金属层上方形成附加第三金属层，其中，所述附加第三金属层不同于所述第三金属层，
其中，所述基本晶体管单元包括PMOS晶体管单元、NMOS晶体管单元、和虚拟晶体管单元。
13.一种集成电路结构，包括：
第一芯片，包括第一基底层，所述第一基底层包括第一逻辑晶体管单元阵列，其中，所述第一逻辑晶体管单元阵列包括彼此相同并且以行和列进行配置的第一逻辑晶体管单元；
第二芯片，包括第二基底层，所述第二基底层包括第二逻辑晶体管单元阵列，其中，所述第二逻辑晶体管单元阵列包括彼此相同并且以行和列进行配置的第二逻辑晶体管单元，以及其中，所述第一基底层与所述第二基底层相同；
第一金属层，在所述第一基底层上方；
第二金属层，在所述第一金属层上方；
第三金属层，在所述第二金属层上方；
附加第一金属层，在所述第二基底层上方；
附加第二金属层，在所述附加第一金属层上方；以及
附加第三金属层，在所述附加第二金属层上方，其中，所述第三金属层具有不同于所述附加第三金属层的布局，
其中，所述基本晶体管单元包括PMOS晶体管单元、NMOS和虚拟晶体管单元。
14.一种集成电路结构，包括：
第一芯片，包括第一基底层；
第二芯片，包括与所述第一基底层相同的第二基底层，其中，所述第一基底层和所述第二基底层中的每一个都包括彼此相同的逻辑晶体管单元，其中，所述逻辑晶体管单元由基本晶体管单元阵列形成，以及其中，每个逻辑晶体管单元都包括：
两个反相器；
两个多路复用器，以及
两个门，选自由两个NAND门和两个NOR门组成的组；
第一金属层，在所述第一基底层上方，其中，所述第一金属层将所述第一芯片的逻辑晶体管单元连接成第一逻辑门组合；
第二金属层，在所述第一金属层上方，所述第二金属层将所述第一芯片的逻辑晶体管单元修改为第一多个逻辑功能单元；
第三金属层，在所述第二金属层上方；
附加第一金属层，在所述第二基底层上方，其中，所述附加第一金属层将所述第二芯片的所述逻辑晶体管单元连接成第二逻辑门组合；
附加第二金属层，在所述附加第一金属层上方，其中，所述附加第二金属层将所述第二芯片的所述逻辑晶体管单元修改为第二多个逻辑功能单元；以及
附加第三金属层，在所述附加第二金属层上方，其中，所述附加第三金属层具有不同于所述第三金属层的布局，
其中，所述基本晶体管单元包括PMOS晶体管单元、NMOS和虚拟晶体管单元。
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