CN101728387B - 交叉耦合电路的集成电路布局模式 - Google Patents
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Abstract
本发明涉及交叉耦合电路的集成电路布局模式。提供了一种包含第一扩散区及平行的第二扩散区的电路。N个栅极层的序列被提供有这些栅极层中的第一及第N栅极层，其覆盖扩散区中的不同的相应区；而中间(N-2)个栅极层覆盖扩散区二者。桥接导体连接第一栅极层及第N栅极层。在一些实施例中，第二扩散区被设置为两个第二扩散子区，在其间具有扩散区间隙且其经由跳接导体电连接。形成具有第一扩散区的栅电极的第一栅极层可延伸穿过此扩散区间隙而不与其形成栅电极，且便于共线桥接导体的使用以连接至第N栅极层。
Description
技术领域
本发明涉及集成电路布局的领域。本发明尤其是涉及适用于交叉耦合(cross-coupled)电路的集成电路布局。
背景技术
集成电路内常见的电路基本件(primitive)涉及用以在相邻扩散区内控制栅极的信号的交叉耦合。沿第一扩散区形成的栅极的序列将具有控制所述栅极的信号的给定序列，且在第二相邻扩散区中有效的是将跟随相同序列的控制信号提供给栅极，以致栅极层可在扩散区之间延伸。然而，在交叉耦合电路(其实际上非常普通的)的情况下，与另一扩散区相比较，在一扩散区中两信号的次序是反转的(reversed)。
图1说明对于以上交叉耦合问题之已知布局解决方案。在此解决方案中，第一扩散区2是形成在基本上平行于第二扩散区4的衬底中。栅极层(gate layer)6、8、10、12(典型由多晶硅形成)的序列是接着如图示覆盖(overlap)扩散区2、4来形成。其中栅极层6、8、10、12覆盖扩散区2、4，该处形成栅电极14、16、18、20、22、24、26及28。如说明，关于栅电极16、18，用于第一扩散区2的栅电极14、16、18、20(考虑如图1中所示从左至右)的控制信号的序列包括控制信号序列“A”接着是“B ”。关于在第二扩散区4上形成的栅电极24、26，控制信号的该次序被反转。
为了适应此交叉耦合，将见到的是栅极层8具有直线(rectilinear)形式，其包括平行于第一扩散区2及第二扩散区4而延伸的部分。栅极层10是经由在栅极层6、8、10、12上沉积的第一金属层中所形成的桥接导体(bridging conductor)30连接，以致连接至覆盖第二扩散区4形成的此栅极层10′的剩余部分。桥接导体30因此亦是直线的。
直线栅极层8、桥接导体30、从桥接导体30向下至栅极层10、10′的连接以及至扩散区的连接的隔开需求，是使得栅极层的一间距(pitch)(多晶硅间距)必须在栅极层8及10、10′间失去(miss)。这具有图1的结构消耗(consume)了四个多晶硅间距的结果。
图1的结构的日益严重问题是当装置几何尺寸缩小时栅极层8的直线形式变得难以准确地形成。以45nm工艺而言，直线形式用现有处理(例如现有光刻)技术形成时会有问题。然而，随着工艺几何尺寸向下朝32nm及22nm进展时，图1中所说明的栅极层8的直线形式表示出对于准确形成的明显问题。类似困难在桥接导体30的情况下发生，虽然这些不如与栅极层8一样那么严重。
发明内容
从一方面来看，本发明提供一种用于集成电路中的电路，该电路包含：
第一共线(collinear)扩散区；
第二共线扩散区，其相对于该第一扩散区隔开及基本上平行于该第一扩散区；
N个共线栅极层的序列，该栅极层配置得基本上彼此平行且垂直于该第一扩散区及该第二扩散区，以及每个都覆盖该第一扩散区及该第二扩散区之一或两者以形成栅电极；其中
该序列中的第一栅极层，覆盖该第一扩散区以与其形成栅电极且不覆盖该第二扩散区；
该序列中的下一(N-2)个栅极层，覆盖该第一扩散区及该第二扩散区两者以形成各自的栅电极；及
该序列中的第N栅极层，覆盖该第二扩散区以与其形成栅电极且不覆盖该第一扩散区；以及还包含
桥接导体，通过所述(N-2)个栅极层电连接该第一栅极层及该第N栅极层而不电连接至所述(N-2)个栅极层中的至少一些栅极层(bridging conductor electrically connecting said first gate layer and saidNth gate layer passing said(N-2)gate layers without electricallyconnecting to at least some of said(N-2)gate layers)。
本技术认识到替代布局是可能的，其不消耗更大数目的多晶硅间距且又无须提供直线栅极层。这是通过沿着每个扩散层在交叉耦合信号的序列的末端(end)处利用零位置(null position)来实现的，使得该序列中不在边缘处的栅极层可为覆盖两扩散区的纯共线形式，且在边缘处的栅极层可类似地为仅覆盖扩散区之一的纯(pure)共线形式。接着可用桥接导体电连接该序列中的最外部栅极层。
在一实施例中，该第一扩散区及该第二扩散区可各包含单个连续(contiguous)扩散区。在此类型的实施例中，该第一栅极层不覆盖该第二扩散区及该第N栅极层不覆盖该第一扩散区。虽然此布局仅需要共线栅极层，其确实需要直线桥接导体(L形或曲柄形)，以横越平行于所述扩散区和垂直于所述扩散区测量的该第一及该第N栅极层之间的位移。
在另一实施例中，该第一扩散区是单个连续扩散区且该第二扩散区包含两个第二扩散子区，其是通过扩散区间隙分离及通过跳接(jumper)导体电连接。以此方法提供在其内具有扩散区间隙的第二扩散区，允许该第一栅极层延伸穿过扩散区间隙(且不与第二扩散区重叠-因而不形成栅电极)。电连接两个第二扩散子区的跳接导体允许这些在电学上(而非物理上)作用得犹如它们是以正常方式的单个连续扩散区。
提供具有这样的扩散区间隙的第二扩散区允许该第一栅极层延伸穿过该扩散区间隙且此继而允许桥接导体成为基本上平行于第一扩散区及第二扩散区的共线桥接导体，因为垂直于扩散区测量的该第一栅极层及该第N栅极层之间的分离(separation)可被去除。此便于桥接导体的制造。
应了解，该序列内的栅极间距的数目可取决于经形成的电路基本件的复杂性及需求而变化。当N＝3时及当N＝5时本技术提供特定的优点，虽然其可用于至少包括由N＝5+(i*4)(其中i是正整数)给定的值的N的较大值。
应了解，该栅极层序列可能不足以形成在大多数情况下将会需要的电路基本件(电路单元)。因此，在一些实例布局中一个或多个另外栅极层被配置成相邻该序列的至少一侧。
本领域技术人员应了解，栅极层可以多种不同材料形成。本技术可有利地使用的特别适合的栅极层材料是多晶硅及金属。多晶硅栅极层在以小的几何形状进行的集成电路的生产中是普遍的而金属栅极变得日渐普遍。
应了解桥接导体及跳接导体可通过用于形成该布局的工艺以多种不同方式提供。提供这些元件的适宜方法是作为覆盖栅极层的第一金属层的一部分。
从另一方面来看，本发明提供一种形成用于集成电路中的电路的方法，该方法包含以下步骤：
形成第一共线扩散区；
形成第二共线扩散区，该第二共线扩散区相对于该第一扩散区隔开及基本上平行该第一扩散区；
形成N个共线栅极层的序列，该共线栅极层配置得基本上彼此平行且垂直于该第一扩散区及该第二扩散区，并且每个都覆盖该第一扩散区及该第二扩散区之一或两者以形成栅电极；其中
该序列中的第一栅极层覆盖该第一扩散区以与其形成栅电极且不覆盖该第二扩散区；
该序列中的下一(N-2)个栅极层覆盖该第一扩散区及该第二扩散区两者以形成各自的栅电极；及
该序列中的第N栅极层覆盖该第二扩散区以与其形成栅电极且不覆盖该第一扩散区；以及还包含以下步骤
形成桥接导体，该桥接导体通过所述(N-2)个栅极层电连接该第一栅极层及该第N栅极层而不电连接至所述(N-2)个栅极层中的至少一些栅极层。
本发明的以上及其它目的、特征及优点将可从以下结合附图阅读的说明性实施例的详细描述而变得显而易见。
附图说明
图1示意地说明了已知的电路布局；
图2示意地说明了电路布局，其在维持共线栅极层时允许在不同扩散区上形成的栅电极之间的交叉耦合信号；
图3是其中可使用共线桥接导体的另一实例的实施例；
图4是其中在图2的栅极层的该序列内的栅极层的数目已增加的另一实例的实施例；
图5是另一实施例，其是其中允许共线桥接导体的图4的实施例的变型；
图6A、6B、6C及6D是可能期望用如先前讨论的集成电路布局形成的实例交叉耦合电路的更高级的表示；
图7说明可如何适配Oiler路径追踪技术以产生利用本技术的布局模式；及
图8示意地说明具有三个栅极层的中心序列的实例的实施例，其具有类似于图3的交叉耦合且也使用平行于栅极层的局部互连层。
具体实施方式
图2示意地说明电路布局，用于在集成电路内形成电路基本件或电路单元的一部分。应了解到除了图2中说明的布局以外，将经常提供许多其它电路元件及布局层。为了清楚缘故，已省略这些额外元件及层。电路32包括在衬底内形成的第一扩散区34及第二扩散区36--这些扩散区具有不同扩散类型，即其一产生P型栅极而其一产生N型栅极。由多晶硅形成的栅极层垂直于扩散区34、36延伸且在所说明实例中存在覆盖第一扩散区34的栅极层38、40、42及44。提供仅覆盖第二扩散区36的栅极层46。栅极层38、42及44覆盖第一扩散区34及第二扩散区36两者。最外部两个栅极层38及44是作为实例显示且不是本技术的电路结构的一部分。在栅极层38、40、42、44、46覆盖扩散区34、36之处形成栅电极48、50、52、54、56、58、60、62。形成具有L形的桥接导体64以便电连接栅极层40及46及向其供应栅极信号。栅极信号导体65提供控制信号至栅极层42。桥接导体64、栅极导体65及在以下图中所示的导体上的交叉指示连接是自金属的该第一层向下至下方(underlying)栅极层或其它下方层进行的。如图2所示自左至右横越第一扩散区34，栅电极50及52上的信号序列为“A”接着是“B”。反之，在第二扩散区36上，当同样地从左读至右时，控制栅电极60及58的信号是以次序”B”接着是“A”。因此，栅极信号是在两个扩散区34、36之间交叉耦合的。
图2的结构仍消耗四个多晶硅间距。因此，相较于图1的结构，不存在附加的开销(出于有关金属层的供应的原因，其在65nm及以下的技术的目前阶段中包括跳过间距(skipped pitch))。然而，在图2的结构中，栅极层是全部由纯共线多晶硅形成。此明显较易于制造。
在图2的实例中，形成交叉耦合电路的核心部分的栅极层的序列包含三个栅极间距，即N＝3。
图3说明另一实例的实施例。在此实例的实施例中，第一扩散区66形成为单个连续扩散区。第二扩散区形成为两个第二扩散子区68、70。这些子区是经由跳接连接72电连接的，该跳接连接72可形成为栅极层上的第一金属层的一部分。扩散区间隙是在两个第二扩散子区68、70之间形成的。
第一栅极层76覆盖第一扩散区66且在其上形成栅电极78。第一栅极层76接着在第一扩散区68及第二扩散区70之间通过，穿过扩散区间隙74以延伸超出第二扩散区68、70而不覆盖第二扩散区68、70。第一栅极层76以此方法的延伸去除在垂直于扩散区的方向上在第一栅极层76及第N栅极层80之间的分离(separation)。此允许共线桥接导体82的使用。栅极信号导体83提供控制信号至栅极层77。相较于图2的直线桥接导体64，此共线桥接导体82较易于形成。在第二扩散区中形成中断以便提供扩散区间隙74的额外需求及形成跳接导体72的需求，超过了通过由在图3中说明的结构内仅使用共线形式引起的所增加制造简易性而补偿的。应注意到图3的结构具有栅极层序列(其中N＝3)。
图4说明类似于图2的另一实例实施例。在此实例实施例中，该序列已扩展至包括五个栅极层且N＝5。
以类似方法，图5说明类似于图3的实施例，其中该序列中的栅极层的数目再次扩展以便N＝5。
在图2、3、4及5的实例实施例中的每一个中，应注意到栅极层被提供在栅极层的序列的每个侧处且这些另外的栅极层在扩散区上形成额外栅电极。以此方法，许多不同电路基本件(电路单元)可利用以上所述布局技术形成，其允许信号的交叉耦合(在不同扩散区中切换其次序)同时维持用于至少栅极层及可选的桥接导体的共线形式。
图6A、6B、6C及6D示意地说明可使用图2、3、4及5的布局技术实施的实例电路的较高级表示。应了解，利用诸如图6A、6B、6C及6D中说明的信号“s”及“ns”的交叉耦合信号的电路的许多其它形式也是可行的。
图7说明有关图6A的电路的Oiler路径追踪，这将是本领域技术人员所熟悉的。这些Oiler路径技术被用来提供在诸如图6A中说明的电路和如图2、3、4及5中说明的布局结构之间的更有效的映射。尤其是可追踪通过P型栅极的路径及所注意的栅极信号。接着可将这些栅极信号的次序与在通过该电路的N型栅极中所需的栅极信号比较。如果这些路径利用栅极信号的相同序列，则可能对准所述栅极层及在分别提供追踪路径中的栅电极的相邻扩散区之间形成公共栅极层。
如图7中说明，用于图6A的电路的Oiler路径追踪显示栅极信号的序列在两层间是不相同的，因为“ns”及“s”信号在两个路径之间的次序是反的。这是其中图1的技术先前已被使用的交叉耦合情况。然而，以目前技术，所追踪的Oiler路径可被分析，并且在两次通过中(in two passes)，零(null)插入在控制信号的序列中(这些对应于扩散区上的以下位置，在其处未形成栅电极)以便在相邻路径之间的栅极信号对准得更好且因此可在相邻扩散区中更有效地被执行。因此，以一形式的本技术可视为Oiler路径分析的修改形式，其中零被插入在扩散区的栅极位置中，使得当交叉耦合信号序列在相邻扩散区(Oiler路径)之间被识别时在扩散区之间对准栅极信号。
较高阶(higher order)实施例也可能具有N的较高值。在一些实施例中，多晶硅的一个或多个虚(dummy)层可在扩散区之间延伸，该扩散区嵌入栅极层的序列内但不形成栅极层的序列的一部分。此有助于满足其它设计需要，使得栅极层不应通过承载互补信号的相邻栅极层毗邻。在电路的交叉耦合区段的中间可能有任何组合且通过基本模式限制(bound)。这些变型是有用的且包括在本技术内。
图8示意地说明具有三个栅极层100、102及104的中心序列的实例实施例，其中交叉耦合类似于图3并且也使用平行于栅极层的局部互连层106、108、110及112。横跨平行于扩散区的图8的电路的中心而延伸的线是金属层。
虽然本文中已参考附图详述本发明的说明性实施例，但应理解本发明不受限于所述精确实施例，且各种改变及修改可通过本领域技术人员在其中实现，而不脱离如通过所附权利要求所定义的本发明的范围及精神。
主要组件符号说明
2第一扩散区
4第二扩散区
6栅极层
8栅极层
10栅极层
10′栅极层
12栅极层
14栅电极
16栅电极
18栅电极
20栅电极
22栅电极
24栅电极
26栅电极
28栅电极
30桥接导体
32电路
34扩散区
36第二扩散区
38栅极层
40栅极层
42栅极层
44栅极层
46栅极层
48栅电极
50栅电极
52栅电极
54栅电极
56栅电极
58栅电极
60栅电极
62栅电极
64桥接导体
65栅极信号导体
66第一扩散区
68第二扩散子区
70第二扩散子区
72跳接连接
74扩散区间隙
76第一栅极层
78栅电极
80第N栅极层
82共线桥接导体
83栅极信号导体
100栅极层
102栅极层
104栅极层
106局部互连层
108局部互连层
110局部互连层
112局部互连层
部件列表
32电路
34扩散区
36第二扩散区
38栅极层
40栅极层
42栅极层
44栅极层
46栅极层
48栅电极
50栅电极
52栅电极
54栅电极
56栅电极
58栅电极
60栅电极
62栅电极
64桥接导体
65栅极信号导体
66第一扩散区
Claims (16)
1.一种用于集成电路中的电路，该电路包含：
第一共线扩散区；
第二共线扩散区，其相对于该第一共线扩散区隔开且平行于该第一共线扩散区；
N个共线栅极层的序列，该栅极层配置得彼此平行且垂直于该第一共线扩散区及该第二共线扩散区，以及每个都覆盖该第一共线扩散区及该第二共线扩散区之一或两者以形成栅电极；其中
该序列中的第一栅极层，覆盖该第一共线扩散区以与其形成栅电极且不覆盖该第二共线扩散区；
该序列中的下一(N-2)个栅极层，覆盖该第一共线扩散区及该第二共线扩散区两者以形成各自的栅电极；及
该序列中的第N栅极层，覆盖该第二共线扩散区以与其形成栅电极且不覆盖该第一共线扩散区；以及还包含
桥接导体，通过所述(N-2)个栅极层电连接该第一栅极层及该第N栅极层而不电连接至所述(N-2)个栅极层中的至少一些栅极层。
2.如权利要求1所述的电路，其中该第一共线扩散区及该第二共线扩散区每个都是单个连续扩散区。
3.如权利要求2所述的电路，其中该桥接导体包括第一部分，该第一部分平行于该第一共线扩散区及该第二共线扩散区；及第二部分，该第二部分垂直于该第一共线扩散区及该第二共线扩散区及第二部分。
4.如权利要求1所述的电路，其中该第二共线扩散区包含两个第二扩散子区，该两个第二扩散子区通过扩散区间隙分离及通过跳接导体电连接。
5.如权利要求4所述的电路，其中该第一栅极层延伸穿过该扩散区间隙以致不覆盖该两个第二扩散子区。
6.如权利要求4所述的电路，其中该第一共线扩散区是单个连续扩散区且该第N栅极层不覆盖该第一共线扩散区。
7.如权利要求5所述的电路，其中该桥接导体包含共线桥接导体，该共线桥接导体平行于该第一共线扩散区及该第二共线扩散区，且将延伸穿过该扩散区间隙的该第一栅极层的一部分与该第N栅极层电连接。
8.如权利要求1所述的电路，其中N＝3。
9.如权利要求1所述的电路，其中N＝5。
10.如权利要求1所述的电路，其中N＝5+(i*4)，其中i是正整数。
11.如权利要求1所述的电路，包含一个或多个另外的栅极层，该另外的栅极层配置成相邻该序列的至少一侧、彼此平行且垂直于该第一共线扩散区及该第二共线扩散区，以及每个都覆盖该第一共线扩散区及该第二共线扩散区两者以形成栅电极。
12.如权利要求1所述的电路，其中所述栅极层是由多晶硅形成。
13.如权利要求1所述的电路，其中所述栅极层是由金属形成。
14.如权利要求1所述的电路，其中该桥接导体是覆盖所述栅极层的第一金属层的一部分。
15.如权利要求4所述的电路，其中该跳接导体是覆盖所述栅极层的第一金属层的一部分。
16.一种形成用于集成电路中的电路的方法，该方法包含以下步骤：
形成第一共线扩散区；
形成第二共线扩散区，该第二共线扩散区相对于该第一共线扩散区隔开及平行该第一共线扩散区；
形成N个共线栅极层的序列，该共线栅极层配置得彼此平行且垂直于该第一共线扩散区及该第二共线扩散区，并且每个都覆盖该第一共线扩散区及该第二共线扩散区之一或两者以形成栅电极；其中
该序列中的第一栅极层覆盖该第一共线扩散区以与其形成栅电极且不覆盖该第二共线扩散区；
该序列中的下一(N-2)个栅极层覆盖该第一共线扩散区及该第二共线扩散区两者以形成各自的栅电极；及
该序列中的第N栅极层覆盖该第二共线扩散区以与其形成栅电极且不覆盖该第一共线扩散区；以及还包含以下步骤
形成桥接导体，该桥接导体通过所述(N-2)个栅极层电连接该第一栅极层及该第N栅极层而不电连接至所述(N-2)个栅极层中的至少一些栅极层。
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