CN101715644B - 具有高速数字帧转移及帧处理的成像器 - Google Patents

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Abstract

本发明揭示一种具有位于相同芯片中的图像传感器及帧存储器的数字帧转移成像器。所述图像传感器具有用于控制所述传感器与存储器阵列之间的数据转移的集成式存储器控制器。所述成像器利用滚动快门以及与多个帧存储器装置及多个数字处理电路相关联的多个模/数处理电路群组以从所述传感器平行读出多个列群组并输出大致无图像拖尾、kT/C噪声及其它不需要的图像假象的数字图像。

Description

具有高速数字帧转移及帧处理的成像器
技术领域
本发明的实施例涉及半导体成像装置且更明确地说涉及具有高速数字帧转移的成像器。 
背景技术
必须控制图像检测器(例如图像传感器)的曝光以防止引起剪切的曝光过度及导致过多噪声的曝光不足。通常通过在关闭时阻断光且在打开时允许光穿过的快门来实现曝光控制。可使用光圈控制及中性密度滤色片来减小光密度并允许图像检测器逐渐地增加其曝光。然而，实际上，所有相机均实施了快门。 
在胶片相机中，快门是机械机构。快门的复杂性可介于从在黑板中打孔的简单弹簧加载针孔到复杂多叶片单镜头反射式(SLR)结构的范围。这些快门不够快速或不够可靠来以高帧速率操作。因此，电子摄像机通常利用电子快门而不利用机械快门。 
若干不同的电子快门已实施于CCD及CMOS图像传感器中。CCD图像传感器通常使用“全局”快门，这意味着图像传感器中的所有像素同时均被暴露于图像。最常见的CCD快门技术是帧转移(FT)、行间转移(IT)及称为帧行间转移(FIT)的两种技术的混合。 
图1中图解说明基本全帧(FF)CCD图像传感器10。基本全帧CCD图像传感器10不具有快门机构。光电荷在垂直寄存器12内的光电传感器(通常为光电二极管)中积累。所述光电荷在作为图像输出从传感器14中计时输出之前被转移到水平寄存器14。由于此过程以缓慢的速率(约200nsec/像素或50微秒/行)操作，因此电荷在垂直寄存器12中的积累导致所述输出图像中显现垂直条纹。此项技术中已知所述条纹且通常将其称为“拖尾”。 
图2中图解说明帧转移CCD图像传感器30。此传感器30包含：图像区32，其包括用于捕获图像的垂直寄存器12；及存储区34，其也包括用于存储图像区32中所捕获的图像的垂直寄存器36。存储区34的使用经设计以减少拖尾。光电荷从图像区32被快速地转移到存储区34且接着以正常速率从存储区34被读出。可大致减少拖尾，但无法全部消除拖尾。另外，此类型的图像传感器30较昂贵，因为传感器30的面积是大致加倍的。此外，图像还可能在存储时因暗电流而被损坏。暗电流是即使不存在光且应不存在信号也产生电流作为光电二极管/光电传感器信号的现象。 
图3中图解说明行间转移CCD图像传感器50。此传感器50将光电荷收集在与垂 直寄存器52分离的光电二极管56中。用金属58掩蔽垂直寄存器52以防止电荷积累且减少拖尾。可快速地实现电荷从光电二极管56到垂直寄存器52的转移。然而，完全地掩蔽垂直寄存器52结构不受光的影响较繁琐且极其困难(如果不是不可能)。因此，一些拖尾仍保留在所输出的图像中。 
图4图解说明帧行间转移(FIT)CCD图像传感器70，其实质上是帧与行间转移图像传感器30(图2)、50(图3)的组合。也就是说，FIT CCD图像传感器70包含图像区72及存储区74，与帧转移图像传感器30(图2)相似。存储区74包含垂直寄存器76，所述垂直寄存器向如以上所描述的水平寄存器14输出。类似于行间转移CCD图像传感器50(图3)，FIT CCD图像传感器70的图像区72使用与垂直寄存器52分离的光电二极管56。另外，用金属78掩蔽图像区72的垂直寄存器52及存储区74的垂直寄存器76以防止电荷积累并减少拖尾。然而，如可了解，帧行间转移CCD图像传感器70相对昂贵且通常仅用于商业广播相机中。 
当前，存在使用CMOS图像传感器作为低成本成像装置的倾向。CMOS图像传感器包含焦平面像素阵列，所述像素中的每一像素均包含光电传感器，例如光电门、光电导体或用于积累光生电荷的光电二极管。每一像素均具有电荷存储区域，所述电荷存储区域连接到作为读出电路的一部分的输出晶体管的栅极。所述电荷存储区域可构造为浮动扩散区域。在一些图像传感器电路中，每一像素均可包含用于将电荷从光电传感器转移到存储区域的至少一个电子装置(例如晶体管)及用于将存储区域重置到预定电荷电平的一个装置(通常也为晶体管)。 
在CMOS图像传感器中，像素的有源元件执行如下功能：(1)光子到电荷转换；(2)积累图像电荷；(3)将光电传感器及存储区域重置到已知状态；(4)将电荷转移到存储区域；(5)选择像素以供读出；(6)输出并缓冲表示像素电荷的信号。光电荷可在其从初始电荷积累区域移动到存储区域时被放大。存储区域处的电荷通常由源极随耦器输出晶体管转换成像素输出电压。 
一般已知以上所论述类型的CMOS图像传感器，如(例如)在受让予MicronTechnology Inc.(美光科技公司)的美国专利第6,140,630号、美国专利第6,376,868号、美国专利第6,310,366号、美国专利第6,326,652号、美国专利第6,204,524号及美国专利第6,333,205号中所讨论。 
图5中显示典型的四晶体管(4T)CMOS图像像素100。像素100包含光电传感器102(实施为针扎光电二极管)、转移晶体管104、浮动扩散区域FD、重置晶体管106、源极随耦器晶体管108及行选择晶体管110。当转移栅极控制信号TX启动转移晶体管104时，通过转移晶体管104将光电传感器102连接到所述浮动扩散区域FD。电容器112表示浮动扩散区域FD。在此电容器112上将光电传感器电荷转换为电压。 
重置晶体管106连接于浮动扩散区域FD与像素供应电压Vpix之间。使用重置控制信号RST启动重置晶体管106，所述重置晶体管将浮动扩散区域FD重置到像素供应电压Vpix电平，如此项技术中已知。源极随耦器晶体管108使其栅极连接到浮动扩 散区域FD且其连接于供应电压Vpix与行选择晶体管110之间。源极随耦器晶体管108对浮动扩散区域FD进行缓冲且保持电荷不泄漏出去同时将电输出信号转移到OUTPUT。可通过行选择信号ROW来控制行选择晶体管110以将源极随耦器晶体管108及输出电压信号OUTPUT选择性地连接到像素阵列的列线114。 
可在CMOS图像传感器中实施两种不同的快门方法以操作像素100。在全局快门操作方法中，像素阵列中的所有光电传感器102在相同的时间间隔内积累电荷。在全局快门方法中，同时操作所有像素100的重置晶体管106及转移晶体管104。最初，接通(即，启动)重置及转移晶体管106、104以将所有像素100重置到Vpix。当关断(即，解除启动)转移及重置晶体管106、104时，电荷积分(也称为积分周期)开始。在积分周期结束时，接通所述转移晶体管(经由TX信号)，且光电荷流动到浮动扩散区域FD。通常，通过(例如)金属掩蔽浮动扩散区域FD以限制电荷在区域FD处的进一步积累。光电荷保留在浮动扩散区域FD上直到通过启动行选择晶体管110(经由ROW信号)将其读出且在列线114上将其输出。由于难以避免杂散光到达浮动扩散区域FD，因此操作CMOS图像传感器的全局快门方法也具有拖尾问题。如此项技术中已知，CMOS图像传感器还具有kT/C噪声问题，因为在使用全局快门操作模式时不执行相关二重取样。 
在滚动快门操作方法/模式中，曝光间隔因不同的行而变化。阵列中的第一行首先开始积分，且接着下一行按顺序开始积分。阵列中的最后一行将最后积分。对于所有行积分周期均相同。当以滚动快门模式操作图像传感器时，图像大致无图像拖尾。此外，可消除kT/C噪声，因为相关二重取样可与滚动快门一起使用。然而，如果景物中存在任何运动，那么变化的积分间隔可导致显现运动假象。所述假象通常使移动对象的形状失真，例如，通常使正方形失真为平行四边形。失真程度取决于对象的速度相对于图像传感器的读出速度；如可了解，需要高读出速度以最小化此影响。 
CCD及CMOS图像传感器通常用于数字单镜头反射式(DSLR)相机中。DSLR相机从常规胶片SLR相机演化而来。在DSLR相机中，用处于胶片平面中的CCD或CMOS图像传感器替换胶片。曝光由如图6中所示的快速机械多叶片焦平面快门150控制。快门150的叶片152、154以高速(例如，约1/240秒)行进跨越图像传感器160的焦平面。叶片152、154沿箭头156的方向行进。图像传感器160的曝光时间由前叶片与后叶片152、154的边缘之间的间隙158及快门150的速度确定。此类型的曝光方法类似于用于CMOS图像传感器的滚动快门操作模式。实际上，由图6中所图解说明的快门方法及滚动快门方法诱发的运动假象是相同的。 
因此，需要并期望一种捕获大致无拖尾及kT/C噪声的其中运动假象可忽略的图像的CMOS传感器。 
附图说明
图1图解说明基本全帧CCD图像传感器。 
图2图解说明帧转移CCD图像传感器。 
图3图解说明行间转移CCD图像传感器。 
图4图解说明帧行间转移(FIT)CCD图像传感器。 
图5图解说明典型的四晶体管CMOS图像像素。 
图6图解说明多叶片焦平面快门。 
图7以框图形式图解说明根据本文中所揭示的实例性实施例的包括集成有高速数字帧转移及帧处理的成像器的成像器组件。 
图8以框图形式图解说明根据本文中所揭示的实施例的用于图7的成像器中的实例性处理电路。 
图9图解说明根据本文中所揭示的实施例的用于图7的成像器组件中的帧存储器的实例性存储器组织。 
图10图解说明根据本文中所揭示的实施例的在由图7的成像器组件进行的图像捕获期间使用的实例性电路。 
图11图解说明根据本文中所揭示的实施例的在图7的成像器中执行高动态范围操作模式的过程。 
图12图解说明根据本文中所揭示的实施例的经配置用于高清晰度视频模式的图7的成像器。 
图13及14图解说明用于根据本文中所揭示的实施例构造的成像器组件的实例性封装。 
图15是利用图7中所图解说明的成像器组件的处理系统的框图。 
具体实施方式
在以下详细说明中，参照形成本文一部分且其中以图解说明的方式显示可实践的特定实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够构成及使用所述实施例，且应理解，可对本文中所揭示的特定实施例做出结构、逻辑或程序改变。 
本文中所揭示的实施例提供一种捕获大致无拖尾及kT/C噪声且其中大致最小化运动假象的图像的CMOS图像传感器。所述实施例类似于帧转移技术，只是其使用滚动快门操作方法及集成有图像传感器的数字存储器(在相同芯片中或在相同封装中)。所述实施例可称为实施数字帧转移及/或数字帧转移成像器。 
本文中所揭示的实施例对典型CMOS图像传感器滚动快门操作(其输出图像通常具有运动假象问题)加以改进。在常规CMOS图像传感器中，滚动快门操作的速度通常受到将图像数据从传感器中转移出所需的时间的限制。在数字帧转移成像器的所揭示实施例中，克服了滚动快门限制。另外，本文中所揭示成像器的滚动快门操作足够快速以免除对机械快门的需要。
图7图解说明根据本文中所揭示的实例性实施例的包括具有高速数字帧转移及帧处理的成像器的成像器组件200。成像器组件200包含在相同物理封装中的高速图像传感器210及帧存储器250。图像传感器210与帧存储器250共同包括具有高速数字帧转移及帧处理的成像器(下文将其统称为“DFT成像器”)。图像传感器210与帧存储器250由控制总线230及多个双向数据总线2321、2322、2323、2324、2325、2326、2327、…、232D连接。存储器控制器222使用由帧存储器250中的所有存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D共享的控制总线230将(例如)寻址、时钟、列地址选通(CAS)、行地址选通(ROW)及写入启用(WE)信号传输到帧存储器250。 
在期望实施例中，数据总线2321、2322、2323、2324、2325、2326、2327、…、232D是14位宽总线，但应了解，本文中所描述的实施例不受如此限制。继续所图解说明的实例，每一总线2321、2322、2323、2324、2325、2326、2327、…、232D在其相应存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D与图像传感器210之间传递十四个数据位D0到D13。所图解说明的帧存储器250包括多个存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D的平行阵列以在图像传感器像素阵列212与帧存储器250之间提供高帧速率转移。在期望实施例中，帧存储器250中存在数目在4个与16个之间的存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D(即，4＜＝D＜＝16)。也就是说，虽然图解说明了八个存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D，但应了解，本文中所描述的实施例不受如此限制。在期望实施例中，帧存储器250包括动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)或某一其它高速数字存储器。 
图像传感器210包括高分辨率像素阵列212、D个列模拟电路及平行模/数转换器2141、2142、2143、2144、2145、2146、2147、…、214D群组、D个像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D、存储器控制器222、数字控制、定时及处理逻辑电路220(本文中称为“数字处理逻辑”220)及输出线缓冲器存储器226。图7中以两部分显示数字处理逻辑220，但应了解，逻辑220可以是一个或一个以上逻辑块且所图解说明的实施例不应不必要地限制于规定数目及/或类型的数字处理逻辑220，除了本文中有特别说明的地方以外。如上所述，D优选地归属于4到16的范围内。 
在期望实施例中，像素阵列212包括组织为4,096x3,072(NxM)阵列的多于12,000,000个像素。期望阵列212包括数目在2,000个与5,000个之间的列。此外，除了具有十四个列平行模/数转换器216以外，每一列模拟电路及平行模/数转换器2141、2142、2143、2144、2145、2146、2147、…、214D群组还包括适合于取样、保持及创建十四个像素列信息的差信号的列样本及保持电路以及微分放大器。仅出于方便的目的，本文中将列模拟电路及平行模/数转换器2141、2142、2143、2144、2145、2146、2147、…、214D简单地称为“ADC”。在期望实施例中，模/数转换器216的数目等于像素阵列212中列的数目(例如4,096)。列平行ADC 2141、2142、2143、2144、2145、2146、2147、…、214D内的模拟处理电路允许使用像素重置Vrst及图像信号Vsig的相关二重取样(如此项技术中已知)及基于二重取样的差信号(Vrst-Vsig)的数字化。应了解，每ADC群组十四个列仅为所图解说明的实施例中ADC 2141、2142、2143、2144、2145、2146、2147、…、214D群组可处理多少个列(及ADC的对应数目等)的一个实例。 
在操作中，使用列平行ADC 2141、2142、2143、2144、2145、2146、2147、…、214D群组读出像素阵列212，使得在正对阵列212的每一行进行读出时每一列模/数转换电路216同时产生数字输出值。应了解，列平行ADC 2141、2142、2143、2144、2145、2146、2147、…、214D可定位于像素阵列212的一个侧上(如图7中所示)或两个侧上(如图13中的列电路6141、6142大体所示)，此取决于物理列宽度或电路布局要求。 
应注意，与像素速率模/数转换器相比，列平行模/数转换器以较低的功率要求提供较高的总图像读出速度。当需要高帧速率读出时，这变得更加显而易见。举例来说，如果传感器设计需要12兆像素(Mpix)的像素阵列大小且帧转移速率约为250帧/秒(fps)，那么像素信号模/数转换的总数目等同于30亿转换/秒。单个模/数转换器绝对不合理。必须采用多个模/数转换器。如果使用多个常规像素速率模/数转换器，例如，平行的64个模/数转换器，那么每一转换器将需要以约46.9MHz操作、将汲取可观的电力且还将需要大的硅裸片面积。然而，使用分在ADC 2141、2142、2143、2144、2145、2146、2147、…、214D群组中且平行操作的4096个列平行模/数转换器216仅需要每一模/数转换器216以732kHz操作。此转换速率允许列平行模/数转换器216具有较小且较低功率的电路架构，例如存在于典型斜坡模/数转换器中的电路架构。 
如图7中所示，需要像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D来存储正在读出的每一行像素，因为来自像素阵列212的N个列的所有模/数转换同时发生。接着，将把来自一行的像素数据按顺序写入到帧存储器250。如果系统中所使用的存储器装置2521、2522、2523、2524、2525、2526、2527、252D的数目是D，那么可将总共D个像素同时写入到帧存储器2521、2522、2523、2524、2525、2526、2527、…、252D。为实现从像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D到存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D的D个像素写入，像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D必须允许同时寻址D个像素。 
集成式地址定序器302(图8中所示)寻址像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D内的D个像素位置，且接着将所述D个像素写入到D个存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D。增加用于 寻址像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D的地址以写入下一组D个像素。必须发生从像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D到帧存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D的总共N/D个写入以将整行像素数据转移到帧存储器250。针对像素阵列212的每一行重复此顺序直到将整个图像转移到帧存储器250。 
帧存储器250由D个存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D组成，每一存储器装置连接到用于寻址的控制总线230且每一存储器装置具有独立的数据输入/输出总线2321、2322、2323、2324、2325、2326、2327、…、232D。将存储器控制器222集成到图像传感器210中以为DFT成像器(以下更详细地描述)的各种操作模式提供存储器写入及读取操作的自动控制。每一存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D接收相同的地址，借此限制从图像传感器210到帧存储器250所需的地址线的总数目。如图8中所示，帧存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D具有保持多达F个全帧像素数据的容量。在期望实施例中，F是16。 
应了解，帧存储器250的平行化减少对数据总线2321、2322、2323、2324、2325、2326、2327、…、232D带宽的要求且需要其来实施高于1千兆像素/秒的数据速率。针对每一存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D的数据总线速率等效于像素速率R除以存储器装置的数目D。举例来说，对于3千兆像素读出速率及D＝8的存储器装置，所需的总线速率将是375MHz，此使用当今的存储器装置容易实现。 
现在参照图8，数字处理逻辑220可任选地包含用以执行求平均值的电路3061、3062、…、306D及用以对跨越存储于帧存储器250中的不同帧的像素数据执行加法及/或减法运算的电路3041、3042、…304D。图8图解说明用于可在电路3061、3062、…、306D中发生的处理的实例性方程式，但应了解，所图解说明的实施例不受如此限制。图像传感器210还包括以上所描述的地址顺序控制器302，所述地址顺序控制器通过地址线3081、3082连接到两个输出线缓冲器存储器2261、2262(本文中统称为输出线缓冲器存储器226)。还显示连接到输出的输出总线228。还图解说明共用地址总线230A(图7中所示的控制总线230的一部分)。 
如图8中所示，跨越帧存储器250中的存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D存储图像数据IMAGE 1、IMAGE 2、IMAGE 3、…、IMAGE G、IMAGE F。将所述数据分在装置2521、2522、2523、2524、2525、2526、2527、…、252D中，如下。第一装置2521具有与每一图像IMAGE 1、IMAGE 2、IMAGE 3、…、IMAGEG的列1到N/D相关联的行像素数据P1(1)、P2(1)、P3(1)、PG(1)。应了解，出于图像清晰的目的，仅显示一个像素位置，例如，显示P1(1)，但存储于装置2521中的相关联列中将存在对应于每一行的像素数据(即，最多到P1(N/D))。同样地，第二装置2522具有与每一图像IMAGE 1、IMAGE 2、IMAGE 3、…、IMAGE G的列 N/D+1到2N/D相关联的行像素数据P1(N/D+1)、P2(N/D+1)、P3(N/D+1)、PG(N/D+1)。第D个装置252D具有与每一图像IMAGE 1、IMAGE 2、IMAGE 3、…、IMAGE G的列N-N/D+1到N相关联的行像素数据P1(N-N/D+1)、P2(N-N/D+1)、P3(N-N/D+1)、PG(N-N/D+1)。以下针对图9更详细地论述帧存储器装置2521、2522、…、252D中数据的组织。 
在图8中，“n”是像素阵列212内的列地址，“m”是像素阵列212内的行地址，“i”是当前图像帧编号，且“G”是待处理的帧的编号。地址顺序控制器302任选地产生如下地址顺序图像相加：A1(n，m)、A2(n，m)、…、A4(n，m)、A1(n+1，m)、A2(n+1，m)、…，其中A(n，m)是对应于图像IMAGE 1、IMAGE 2、IMAGE 3、…、IMAGE G、IMAGE F中的图像“I”中在地址n，m处的像素的存储器地址。在操作中，通过图像传感器210从帧存储器250读取图像数据IMAGE 1、IMAGE 2、IMAGE 3、…、IMAGE G、IMAGE F且在通过输出线缓冲器存储器226发送及经由总线228输出到端口之前处理像素数据“Pi”。处理电路3041、3042、…、304D、3061、3062、…、306D允许帧求平均值以改进信噪比、动态范围及帧减法以实现暗偏移图像校准。 
两个输出线缓冲器存储器装置2261、2262允许针对每一行m、m-1等按顺序列次序读出经处理数据Pout(1，1)、Pout(2，1)、…、Pout(N/D+1，1)、Pout(N/D+2，1)、…、Pout(N-N/D+1，1)、…、Pout(N，1)。由于从帧存储器250读取D个像素并同时将其处理，因此必须暂时将其存储，因为其列地址不是顺序的。一旦将经处理行存储于第一输出线缓冲器存储器2261中，即将所有数据转移到第二输出线缓冲器存储器2262，接着通过像素输出数据总线228按列顺序次序将所述数据读出。如图8中所示，在使用输出总线228输出之前，将当前行m存储于输出线缓冲器存储器装置2261中，而将前一行m-1存储于第二输出线缓冲器存储器装置2262中。 
DFT成像器可以单帧模式或以数个多帧模式操作。现在参照图9描述DFT成像器的单帧操作模式，图9更详细地显示组织帧存储器250的方式。将每一图像IMAGE1、IMAGE 2、…、IMAGE F的N个列均等地划分在存储器装置2521、2522、2523、2524、2525、2526、…、252D之间以在猝发写入操作期间提供最大带宽。图像传感器210使用滚动快门一次输出一行像素数据。应了解，由于使用滚动快门操作，因此将针对每一行获得像素重置及光电信号，所述像素重置及光电信号接着经历相关二重取样以到达大致无kT/C噪声的图像像素数据。将每一行均等地划分在D个存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D之间及平行地向装置2521、2522、2523、2524、2525、2526、2527、…、252D写入最大化存储器输入/输出端口的利用。将图像像素数据按顺序写入到存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D中以允许较缓慢且简化的存储器地址定序。 
存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D足够大来存储多个帧的图像数据。图9图解说明F个帧。如以上所简要论述，每一存储器装置存储与图像IMAGE 1、IMAGE 2、…、IMAGE F内的预定列相关联的行像素数据。因此， 第一装置2521存储与列1到N/D相关联的行数据，第二装置2522存储与列N/D+1到2N/D相关联的行数据，第三装置2523存储与列2N/D+1到3N/D相关联的行数据，第四装置2524存储与列3N/D+1到4N/D相关联的行数据，第五装置2525存储与列4N/D+1到5N/D相关联的行数据等，其中第D装置252D存储与列(D-1)N/D+1到N相关联的行数据。 
当发生滚动快门图像捕获时，使用列平行ADC 216从像素阵列212中读出每一模拟行并将其存储于像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D中。接着，一次D个像素地平行写入像素数据，向存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D中的每一者写入一个像素。此限制图像传感器210与帧存储器250之间所需的数据输入/输出线且允许在传感器210与帧存储器250之间使用共用存储器地址总线230A。在读出下一行开始之前，将完整图像行从像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D写入到存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D中。当已将所有图像行写入到存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D时，捕获完成。 
用于存储器写入的寻址由存储器控制器222引导，所述存储器控制器在图像帧转移期间使帧存储器及像素线缓冲器地址自动步进。图10图解说明用于帧存储器装置2521、2522、…、252D及像素线缓冲器存储器2181、2182、…、218D的共用地址总线架构。图10还图解说明来自从像素线缓冲器存储器2181、2182、…、218D同时写入到存储器装置2521、2522、…、252D的D个像素的数据P(1)、P(2)、P(3)、…、P(N/D)、P(N/D+1)、…、P(2N/D)、…、P(N-N/D+1)、…、P(N)。 
如图10中所示，控制器222与像素线缓冲器存储器2181、2182、…、218D之间存在共用地址总线340。控制器222与存储器装置2521、2522、…、252D之间也存在共用地址总线230A(控制总线230的一部分)。经由相应数据总线2321、2322、…、232D将来自像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D的像素数据发送到存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D。 
再次参照图8，一旦已捕获像素信号(使用滚动快门及相关二重取样操作)并将其作为像素数据存储于帧存储器250中，即可发生从DFT成像器的读出。将对应于完整行的像素数据的所存储像素数据从存储器装置2521、2522、…、252D平行读取到第一像素输出线缓冲器存储器2261中。将信号写入到输出线缓冲器存储器2261中的适当列地址。存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D的寻址是顺序的且由存储器控制器222引导。当已将图像行的所有列写入到输出线缓冲器存储器2261时，将所述行转移到第二输出线缓冲器存储器2262并以用于接收装置的适当速度按列顺序次序将其输出(经由输出总线228)。如先前所提及，当已将行“m-1”写入到第二输出线缓冲器存储器2262时，可开始另一行“m”的读出。按顺序读出各行。顺序输出次序帮助DFT成像器接口类似于典型的滚动快门成像器输出。当已输出整个帧时，读出完成。 
如先前所指示，在DFT成像器上数个多帧操作模式是可用的。所述模式(以及单帧模式)是经由到图像传感器210(未显示)的用户接口用户可选的且包含求平均值/相加模式、暗帧减法模式、高动态范围(HDR)模式及视频模式。针对多帧模式的所有帧捕获遵循以上所描述的单帧模式捕获程序。在所存储像素数据从帧存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D读取之后且在存储于输出线缓冲器存储器2261、2262并从组件200输出之前，在读出期间对各行执行任何所需处理。如图7中及图8中更详细地显示，数字处理电路220位于图像传感器210上，可以比在图像捕获期间供应的时钟速率缓慢的速率对其进行计时。 
求平均值/相加及高动态范围(HDR)模式减小有效快门速度，因为产生单个图像需要多个顺序快照。为捕获G个图像，有效快门速度是： 
(1)ttotal＝texp1+texp2+…+texpG，其中： 
(2)texpi＝max(帧“i”曝光时间，帧“i”像素阵列读出时间) 
应了解，用于所揭示实施例中的高速存储器存储允许按顺序捕获多个帧而不需要引起图像曝光之间的延迟的读出接口。另外，高速滚动快门读出架构允许极短的像素阵列读出时间。此允许有效快门速度极快速，从而使得以下模式适合于不具有高速运动的景物。 
本文中将第一多帧模式称为求平均值/相加模式。在求平均值模式中，可对最多F个帧求平均值以减少时间噪声。在相加模式中，可将最多F个帧相加以在不进行特定高动态范围处理的情况下增加动态范围。将G个帧相加使动态范围增加G的平方根的因子。遵循正常捕获程序按顺序捕获所述G个帧并将其存储到存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D中。 
以上参照图8描述了求平均值/相加模式期间的图像读出。为将G个图像或图像帧相加，从帧存储器250读取对应于像素阵列212中的相同像素位置的每一帧的像素数据且接着使用电路3061、3062、…、306D及/或电路3041、3042、…、304D将其相加在一起。将经相加的像素数据写入到输出线缓冲器存储器2261中的适当列地址。对应于传感器阵列位置m，n的输出像素的值Pout(m，n)由以下方程式确定： 
(3)Pout(m，n)＝Pframe1(m，n)+Pframe2(m，n)+…+PframeG(m，n) 
求平均值模式的输出像素数据Pout(m，n)是： 
(4)Pout(m，n)＝1/G*[Pframe1(m，n)+Pframe2(m，n)+…+PframeG(m，n)] 
针对每一存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D平行发生数据存取，此允许使用单个地址总线。当同时处理D个像素数据时，可采用多个处理电路220来减少时钟速率要求。一旦处理完成，即根据D个像素的列地址将来自其的数据存储于第一像素输出线缓冲器存储器2261。如以上针对单帧模式所描述，一旦将整个图像行写入到第一像素输出线缓冲器存储器2261，即将其转移到第二像素输出线缓冲器存储器2262并经由输出总线228按列顺序次序将其输出。读取、处理并按顺序次序输出图像行。 
然而，应注意，尽管将像素数据存储于输出线缓冲器存储器2261、2262中并按与单帧模式中相同的次序将其输出，但并不按顺序寻址存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D。举例来说，对于第m行图像数据，第一存储器装置2521的存储器寻址顺序将致使如下读出数据： 
Pframe1(m，1)、Pframe2(m，1)、…、PframeG(m，1)、Pframe1(m，2)、Pframe2(m，2)、.、…、PframeG(m，2)、…、Pframe1(m，N/D)、Pframe2(m，N/D)、…、PframeG(m，N/D) 
在单帧读出模式中，从成像器装置中一次仅读出一个帧，因此存储器寻址是顺序的。当执行多帧处理时使用非顺序寻址减少顺序输出所需要的缓冲器存储器。 
本文中将另一多帧操作模式称为暗帧减法模式。在暗帧减法模式中，在单帧快照的正常图像捕获及存储之后立即捕获暗帧。按顺序捕获两个帧且两者均遵循以上针对单帧捕获所描述的正常捕获程序。减法可从快照帧中移除热像素，从而减少图像中的固定图案噪声。在一个实施例中，可使用不需要高速或精确操作的低成本机械快门捕获暗帧。 
针对暗帧减法模式的读出操作与针对相加模式的相同，只是仅使用两个帧且用减法替换相加。通过从原始快照中的位置(m，n)处的像素信号中减去阵列位置(m，n)处的暗帧像素信号在读出时间时组合两个帧。类似于相加模式操作，针对存储器装置2521、2522、2523、2524、2525、2526、2527、…、252D平行发生数据存取及减法。在下一行的处理开始之前，处理构成整个图像行的像素数据，将其写入到第一输出线缓冲器存储器2261，并将其转移到第二输出线缓冲器存储器2262。按顺序列次序从第二输出线缓冲器存储器2262输出像素数据。按顺序行次序输出完整的行。 
现在参照图11描述高动态范围(HDR)的处理400。高动态范围模式组合集成式曝光状态机器/定序器与快速捕获并存储多个图像的能力，此允许由所述多个图像构造高动态范围图像。图11图解说明四个图像IMAGE 1、IMAGE 2、IMAGE 3、IMAGE4的使用，但应了解，可使用任一数目的图像，例如，G个图像。因此，参照G个图像进行以下描述，借此在图11中G是4。 
过程400以预览模式开始(步骤402)且保持于预览模式中直到用户进入高动态范围模式(步骤404)。不同于胶片相机，CMOS成像器还可用于收集预览图像。如果在电子取景器中呈现预览图像，那么可消除光学取景器系统的昂贵元件。这些元件包含电子致动镜、磨砂玻璃聚焦屏及五棱镜。一旦移除所述镜及机械快门，成像器即还可用于执行曝光计量及聚焦调整。还可消除通常提供于数字单镜头反射式相机中以实现这些功能的辅助机构。 
为使用G个图像，捕获所有G个帧并在发生任何读出之前将其存储。此限制帧之间的运动量。必须将所有G个帧存储于帧存储器250中，因此可使用最多F个全图像帧。如图11中所示，使用G个不同曝光捕获G个图像。图像传感器210内的集成式曝光定序器允许对用于必需快照的曝光设定进行编程而不需要外部曝光控制。 
在步骤406处，设定第一曝光设定并使用其来捕获第一图像IMAGE 1(步骤408)。 将第一图像IMAGE 1存储于帧存储器250中。在步骤410处，设定第二曝光设定并使用其来捕获第二图像IMAGE 2(步骤412)，将所述第二图像存储于帧存储器250中的另一位置中。在步骤414处，设定第三曝光设定并使用其来捕获第三图像IMAGE 3(步骤416)，将所述第三图像存储于帧存储器250中的另一位置中。在步骤418处，设定第四曝光设定并使用其来捕获第四图像IMAGE 4(步骤420)，将所述第四图像存储于帧存储器250中的另一位置中。 
可通过增加/减小快门速度调整曝光。在一个实施例中，第一曝光设定使用等效快门速度25ms，第二曝光设定使用等效快门速度5ms，第三曝光设定使用等效快门速度1ms，且第四曝光设定使用等效快门速度0.2ms。像素阵列读出时间约为4ms。在捕获所有G个图像并将其存储于帧存储器250中之后，遵循单帧模式读出程序按顺序读出所述图像(步骤422)。可读出且由外部图像处理器处理(如果需要)不同曝光处的单独图像帧。 
电子取景器相机还可用于收集数字视频。对于数字视频，通过裁剪及求平均值来减小图像分辨率，此使得摄影师能够利用对可更换SLR镜头的投资。由于本文中所揭示的DFT成像器，可实现这些新种类的DSLR产品。DFT成像器还可包含于按照APS格式胶片相机仿制的紧凑数字相机中并提供小封装中大像素大小(自然光及低噪声中的室内摄影)的益处。 
本文中所描述的DFT成像器还可由于其高速滚动快门架构而实施数个视频模式。这些模式包含但不限于480p(640x480  60fps))、720p(1280x720  60fps)及1080p(1920x1080  60fps)。高速读出及不存在缓慢机械快门允许本文中所揭示的DFT成像器供应所需的高速视频输出速率。 
在视频模式中的任一者中，使用装箱将像素阵列212格式化为正确的视频分辨率。可对模拟及数字像素数据两者执行装箱。在数字转换及装箱之后，将像素数据写入到像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D中的一者。从像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D按顺序列次序输出像素数据。应注意，在视频模式中，未使用帧存储器250以节省电力，因为不需要其来对视频数据进行缓冲。图像传感器210的输出端口及滚动快门读出时间经设计以适应所需的视频输出速率。 
图12图解说明用于使用12兆像素的像素阵列212及2x2装箱的高清晰度电视(HDTV)视频模式的1080p格式的实例。如图12中所示，阵列212通过用于1080p格式的软件经配置(基于用户输入)以实现1080p格式化阵列512。行装箱电路5201连接于阵列512与ADC 2141、…、214D之间。列装箱电路5202连接于ADC 2141、…、214D与像素线缓冲器存储器2181、2182、2183、2184、2185、2186、2187、…、218D之间。装箱电路5201、5202是图7中所图解说明的数字处理逻辑220的一部分。通过软件配置，经由输出总线228输出经装箱像素数据Pout(1，1)、Pout(2，1)。 
图13图解说明具有装纳于相同封装600中的图像传感器裸片210及帧存储器250 裸片的成像器组件200。帧存储器250裸片可组装于模块化印刷电路板(PCB)上，所述模块化印刷电路板毗邻于图像传感器裸片210放置于封装600中。高密度接合线连接602可沿图像传感器210裸片的侧放置以连接存储器250与传感器210。应了解，可使用简单接合线组合件以连接存储器250与传感器210。在所图解说明的实施例中，将模/数转换器分开且在像素阵列212的相对侧上将其放置于列电路6141、6142中。还显示图像传感器210的数字控制、I/O及存储器控制电路616。封装600还包含用于装纳电路、接合线等的腔604、用于与图像传感器210介接且向传感器210提供接地及电力的引脚608以及用于与帧存储器250介接并向帧存储器250提供接地及电力的引脚610。 
由于帧存储器250与图像传感器210之间的接口是在封装600内部，因此将成像器介接到外部相机系统700(图15)仅需要少量数字I/O线，借此减小相机设计复杂性。实例性配置将具有单个像素数据输出总线228(14位宽、正线有效、帧有效、像素时钟、控制及电力/接地信号)作为来自封装600的外部接口引脚608。此外，应了解，额外配置可包含：(1)将帧存储器250的存储器装置放置于图像传感器210裸片的相对侧上以最小化高速数字路由；及(2)借助贯穿晶片互连接合连接或类似技术将帧存储器250的存储器装置放置于图像传感器210下方(如图14中所示)。如图14中所示，封装700包含腔704，借此将图像传感器210裸片堆叠于帧存储器250上方。盖玻璃702使封装700完整。 
然而，将帧存储器250与图像传感器210裸片分离可允许胜过裸片堆叠的数个优点，例如：(1)更容易实现图像传感器210与帧存储器250的热隔离且借此改进DFT成像器的性能；(2)允许与图像传感器210裸片分开地制造及测试帧存储器250模块，借此潜在地增加总生产良率；及(3)将存储器250与图像传感器210组装并封装为单独组件可允许使用现有及低成本技术(例如共用线接合)。 
图15显示相机系统700，其包含根据本文中所描述的实施例构造的成像装置200。系统700是具有可包含图像传感器装置的数字电路的系统的实例。并非作为限制，此类系统可包含计算机系统、相机系统、扫描仪、机器视觉、车辆导航、视频电话、监视系统、自动聚焦系统、星体跟踪仪系统、运动检测系统、图像稳定化系统及其它图像采集或处理系统。 
系统700，例如相机系统，通常包括中央处理单元(CPU)702，例如微处理器，其经由总线710与输入/输出(I/O)装置704通信。CPU 702及I/O装置704可输入并控制以上所描述的用户可选单帧及多帧操作模式。CPU 702还可控制用于将图像捕获于成像装置200中的滚动快门操作，或另一处理器或控制器可用于装置200内或外部以控制滚动快门。成像装置200还经由总线710与CPU 702通信。系统700还包含随机存取存储器(RAM)708且可包含可拆卸存储器706，例如快闪存储器，其也经由总线710与CPU 702通信。成像装置200可与处理器(例如，CPU、数字信号处理器或微处理器)组合，单个集成电路上或不同于所述处理器的芯片上具有或不具有存储 器存储。在操作中，当按压快门释放按钮720时，通过镜头726接收图像。所图解说明的相机系统700还包含取景器722及闪光灯724。 
从以上描述显而易见，所揭示的实施例提供：(1)滚动快门、本文中称为DFT成像器的数字帧转移CMOS成像器；(2)具有位于相同封装中的集成式帧存储器的成像器以允许高速图像帧转移；(3)具有用于控制图像数据到平行帧存储器的帧转移的集成式存储器控制器的图像传感器；(4)具有用以在从帧存储器到外部相机系统的读出期间执行图像帧求平均值、相加及/或减法的像素处理电路的图像传感器；(5)具有集成式曝光控制定序器的成像器，所述定序器用以允许捕获一系列图像使得每一图像具有不同的曝光时间(允许捕获高动态范围景物内容)；及(6)具有高分辨率静态捕获、高清晰度视频及高动态范围模式的成像器。 
应了解，本文中所揭示的实施例还可包括一种制作图7中所图解说明的成像器组件200的方法。所述方法可包括提供具有组织成行及列的像素阵列212的图像传感器200，阵列212经配置以捕获图像。传感器210可进一步包括经配置以输出对应于所述所捕获图像的数字数据的输出总线228。所述方法还可包含提供经由至少一个总线230连接到图像传感器210的帧存储器250。图像传感器210可具备经配置以控制帧存储器250与图像传感器210之间的数据转移的集成式存储器控制器222。 
以上描述及图式图解说明各种实施例。应了解，虽然目前不可预见，但可做出归属于以上权利要求书范围内的对这些实施例的修改。 

Claims (23)

1.一种成像器组件，其包括：
图像传感器，其具有组织成行及列的像素阵列，所述阵列经配置以捕获图像，所述传感器进一步包括经配置以输出对应于所述所捕获图像的数字数据的输出总线；及
帧存储器，其经由至少一个总线连接到所述图像传感器，
所述图像传感器包括经配置以控制所述帧存储器与所述图像传感器之间的数据转移的存储器控制器，其中所述图像传感器进一步包括：
列平行模拟读出电路，其连接到所述列，所述列平行模拟读出电路将与所述所捕获图像相关联的信号转换成所述数字数据；及
多个像素线缓冲器存储器，每一像素线缓冲器存储器连接到一列群组且与所述列群组相关联并存储与相应列群组相关联的所述数字数据的相应部分，所述像素线缓冲器存储器经配置以在读出操作期间存储来自所述列平行模拟读出电路的所述数字数据，
其中所述存储器控制器致使所有所述数字数据按顺序被存储于所述帧存储器中。
2.根据权利要求1所述的成像器组件，其中所述帧存储器包括多个存储器装置，所述存储器装置的每一者经配置以存储从所述像素线缓冲器存储器输入的所述数字数据的所述相应部分且其中若干所述存储器装置和像素线缓冲器存储器是相同的。
3.根据权利要求1所述的成像器组件，其中所述列平行模拟读出电路包括所述阵列中每列至少一个模/数转换电路，每一模/数转换电路在读出操作期间同时被操作。
4.根据权利要求1所述的成像器组件，其中所述图像传感器进一步包括：
列平行模拟读出电路，其连接到所述列，所述列平行模拟读出电路将与所述所捕获图像相关联的信号转换成所述数字数据；
多个像素线缓冲器存储器，每一线缓冲器存储器连接到一列群组且与所述列群组相关联并存储与所述相应列群组相关联的所述数字数据的相应部分，所述线缓冲器存储器经配置以在读出操作期间存储来自所述列平行模拟读出电路的所述数字数据；及
数字处理电路，其连接于所述像素线缓冲器存储器与所述帧存储器之间，用于根据所述图像传感器的操作模式处理所述数字数据。
5.根据权利要求4所述的成像器组件，其中所述数字处理电路包括：
电路，其用于对从所述帧存储器输入的数字数据执行求平均值、加法或减法中的一者；及
像素输出线缓冲器存储器，其用于在经由所述输出总线输出所述经所述电路处理的数字数据之前按顺序存储所述经所述电路处理的数字数据。
6.根据权利要求4所述的成像器组件，其中所述数字处理电路包括：
多个电路，其用于对从所述帧存储器输入的数字数据执行求平均值、加法或减法中的一者，电路的数目匹配列群组的数目；
第一像素输出线缓冲器存储器，其用于按顺序存储第一行的所述经所述电路处理的数字数据；及
第二像素输出线缓冲器存储器，其用于在经由所述输出总线输出先前行的所述经所述电路处理的数字数据之前按顺序存储所述先前行的所述数据。
7.一种成像装置，其包括：
像素阵列，其组织成行及列，所述阵列经配置以捕获图像；
列平行模拟读出电路，其连接到所述列，所述列平行模拟读出电路将与所述所捕获图像相关联的信号转换成数字数据；
多个像素线缓冲器存储器，每一像素线缓冲器存储器连接到一列群组且与所述列群组相关联并存储与相应列群组相关联的所述数字数据的相应部分；
多个帧存储器装置，其经由多个数据总线连接到所述多个像素线缓冲器存储器；
存储器控制器，其经配置以控制所述帧存储器装置与所述多个像素线缓冲器存储器之间的数据转移；及
输出总线，其经配置以输出对应于所述所捕获图像的数字数据。
8.根据权利要求7所述的成像装置，其进一步包括连接于所述像素线缓冲器存储器与所述帧存储器装置之间的数字处理电路，所述数字处理电路用于根据操作模式处理所述数字数据。
9.根据权利要求8所述的成像装置，其中多个图像被捕获并作为数字帧存储于所述帧存储器装置中且其中所述数字处理电路根据多帧的操作模式处理多个所述存储的数字帧。
10.根据权利要求8所述的成像装置，其中多个图像被捕获并作为数字帧存储于所述帧存储器装置中且其中所述数字处理电路根据求平均值操作模式处理多个所述存储的数字帧，在所述求平均值操作模式中所述存储的数字帧中的至少两者经求平均值以在被输出之前形成平均图像数据。
11.根据权利要求8所述的成像装置，其中多个图像被捕获并作为数字帧存储于所述帧存储器装置中且其中所述数字处理电路根据相加操作模式处理多个所述存储的数字帧，在所述相加操作模式中所述存储的数字帧中的至少两者被相加在一起以在被输出之前形成经相加图像数据。
12.根据权利要求8所述的成像装置，其中多个图像被捕获并作为数字帧存储于所述帧存储器装置中且其中所述数字处理电路根据暗帧减法模式处理多个所述存储的数字帧，所述暗帧减法模式是指将来自所述存储的数字帧的暗图像帧从所述存储的数字帧中的任意另一者中减去以形成经减去图像数据。
13.根据权利要求8所述的成像装置，其中多个图像被捕获并作为数字帧存储于所述帧存储器装置中且其中所述数字处理电路根据高动态范围模式处理多个所述存储的数字帧，在所述高动态范围模式中多个所存储的数字帧经组合以形成高动态范围图像，每一所存储的数字帧对应于不同的曝光。
14.根据权利要求7所述的成像装置，其进一步包括连接于所述阵列与所述像素线缓冲器存储器之间的装箱电路，所述装箱电路用于将像素数据装箱以在视频操作模式期间形成视频数据。
15.根据权利要求14所述的成像装置，其中所述阵列被配置为1080p像素阵列。
16.根据权利要求14所述的成像装置，其中所述阵列被配置为720p像素阵列。
17.一种操作成像装置的方法，所述成像装置包括像素阵列、列平行模拟读出电路、帧存储器及数字处理电路，所述方法包括：
使用滚动快门操作将图像捕获于所述阵列中；
从所述阵列的每一行按顺序读出模拟图像数据，其中平行读出来自每一行中所有列的图像数据；
将所述模拟图像数据转换成数字图像数据并在所述数字图像数据正被转换时将其存储于像素线缓冲器存储器中；
将所述存储的数字数据转移到所述帧存储器中；及
根据所述成像装置的操作模式处理所述数字数据。
18.根据权利要求17所述的方法，其中捕获多个图像并将其作为数字帧存储于所述帧存储器中且所述处理步骤包括根据多帧的操作模式处理多个所述存储的数字帧。
19.根据权利要求17所述的方法，其中捕获多个图像并将其作为数字帧存储于所述帧存储器中且所述处理步骤包括根据求平均值操作模式处理多个所述存储的数字帧，在所述求平均值操作模式中对所述存储的数字帧中的至少两者求平均值以在输出之前形成平均图像数据。
20.根据权利要求17所述的方法，其中捕获多个图像并将其作为数字帧存储于所述帧存储器中且所述处理步骤包括根据相加操作模式处理多个所述存储的数字帧，在所述相加操作模式中将所述存储的数字帧中的至少两者相加在一起以在输出之前形成经相加图像数据。
21.根据权利要求17所述的方法，其中捕获多个图像并将其作为数字帧存储于所述帧存储器中且所述处理步骤包括根据暗帧减法模式处理多个所述存储的数字帧，所述暗帧减法模式是指将来自所述存储的数字帧的暗图像帧从所述存储的数字帧中的任意另一者中减去以形成经减去图像数据。
22.根据权利要求17所述的方法，其中捕获多个图像并将其作为数字帧存储于所述帧存储器中且所述处理步骤包括根据高动态范围模式处理多个所述存储的数字帧，在所述高动态范围模式中组合多个所存储的数字帧以形成高动态范围图像，每一所存储的数字帧对应于不同的图像曝光。
23.根据权利要求17所述的方法，其进一步包括将像素数据装箱以在视频操作模式期间形成视频数据，其中不将所述经装箱的像素数据存储于所述帧存储器中。
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