TWI382757B - 提供多像素整合週期之方法，裝置以及系統 - Google Patents

提供多像素整合週期之方法，裝置以及系統 Download PDF

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TWI382757B TW097105475A TW97105475A TWI382757B TW I382757 B TWI382757 B TW I382757B TW 097105475 A TW097105475 A TW 097105475A TW 97105475 A TW97105475 A TW 97105475A TW I382757 B TWI382757 B TW I382757B
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Description

提供多像素整合週期之方法，裝置以及系統
本發明之實施例大體上係關於成像器器件，且更明確地說，係關於具有增加之動態範圍的成像器像素。
成像器(例如，互補金氧半導體(CMOS)成像器)包括像素之一焦平面陣列；每一像素包括一光感測器，例如，上覆於一基板以用於在該基板之摻雜區域中產生一光生電荷的光閘、光導體或光電二極體。為每一像素提供一讀出電路且讀出電路包括至少一源極隨耦器電晶體及一用於將該源極隨耦器電晶體耦接至一行輸出線的列選擇電晶體。像素通常亦具有一浮動擴散區域，其連接至源極隨耦器電晶體之閘極。由光感測器產生之電荷經發送至該浮動擴散區域。成像器亦可包括一用於將電荷自光感測器轉移至浮動擴散區域的電晶體及用於在電荷轉移之前將浮動擴散區域重設至一預定電荷位準的另一電晶體。
圖1說明一CMOS成像器208之方塊圖，該CMOS成像器208具有每一像素如上所述構造之像素陣列200。像素陣列200包含配置成預定數目之行及列的複數個像素。陣列200中每一列之像素由列選擇線全部同時接通，且每一行之像素由各別行選擇線選擇性地輸出至輸出線上。為整個陣列200提供複數個列及行選擇線。列線係回應於列位址解碼器220而由列驅動器210依序選擇性地啟用，且行選擇線係由併入於行位址解碼器270中之行驅動器為經啟用之每一 列依序選擇性地啟用。因此，為每一像素提供一列及行位址。
CMOS成像器208由控制電路250(其控制位址解碼器220、270以選擇用於像素讀出之適當列及行線)以及列及行驅動器電路210、260(其將驅動電壓施加至選定列及行線之驅動電晶體)操作。像素輸出信號通常包括一在重設浮動擴散區域時自浮動擴散區域獲取的像素重設信號Vrst及一在由影像產生之電荷被轉移至浮動擴散區域之後自浮動擴散區域獲取的像素影像信號Vsig。Vrst及Vsig信號由採樣及保持電路265讀取且由差動放大器267相減，該差動放大器267為每一像素產生一信號Vrst-Vsig，此表示撞擊於像素上的光之量。此差信號由類比數位轉換器275數位化。接著經數位化之像素信號經饋入至影像處理器280以形成且輸出一數位影像。該數位化及影像處理可在含有該像素陣列之晶片上或外執行。
成像器(諸如，採用上述習知像素之成像器以及採用其他像素架構之成像器)具有一特徵光動態範圍。光動態範圍涉及在像素資料之單個訊框中成像器可容納之入射光的範圍。需要具有對產生高光動態範圍入射信號之影像景象(諸如，具有通向外部之窗戶的室內房間、具有混合陰影及明亮陽光之室外景象、組合人工照明及陰影之夜間景象，及許多其他者)具有高光動態範圍的成像器。
當成像器之光動態範圍過小以致不能容納所成像景象之光強度的變化(例如，因具有低光飽和位準)時，所成像景 象之全範圍並未得以感測且不能得以再現。
另外，若在整合週期期間由光感測器截獲且轉換成電荷之入射光大於光感測器之容量，則過剩之電荷可能會溢出且轉移至相鄰像素。此不良現象被稱作溢流(blooming)現象或電荷串擾(cross talk)，且可導致輸出影像上之亮點。
成像器像素(包括CMOS成像器像素)由於其不能完全聚集、轉移及儲存由像素光感測器之感光區產生的整個範圍之電荷而通常具有低信雜比及窄動態範圍。由於由CMOS成像器中之任何給定像素產生的電信號之振幅非常小，所以像素之信雜比及動態範圍儘可能高尤為重要。大體言之，在不具有增加像素電路之尺寸的額外光轉換區或額外器件的情況下不可達成此等所要特徵。因此，需要用於成像器中的提供高信雜比及高動態範圍同時維持小像素尺寸的改良像素。
在以下詳細描述中，參看形成本文之一部分且說明可實踐本發明之特定實施例的圖式。在圖式中，相似參考數字在若干視圖中描述大體上類似之組件。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐其，且應理解，可利用其他實施例，且可進行結構、邏輯及電性改變。
術語"像素"指代含有一光感測器及用於將電磁輻射轉換成電信號之其他器件的像元單位單元。為達成說明之目的，在本文之諸圖及描述中說明一代表性像素，且通常像素陣列中所有像素之製造將以類似方式同時進行。
現參看圖式，其中相似元件由相似參考數字表示，圖2展示習知四電晶體像素，其包括一光感測器20(例如，針扎光電二極體)、一轉移電晶體30、一重設電晶體40、源極隨耦器電晶體50、列選擇電晶體60、一儲存區域70，及一輸出行線Vout。光感測器20連接至轉移電晶體30之源極/汲極端子。轉移電晶體30之狀態由信號線TX控制。在轉移電晶體處於"斷開(off)"狀態時，由撞擊於光感測器20上之光產生的電荷累積於光感測器20內。當轉移電晶體30切換至"接通(on)"狀態時，累積於光感測器20中之電荷經轉移至儲存區域70，且光感測器20經同時重設。儲存區域70連接至源極隨耦器電晶體50之閘極。源極隨耦器電晶體50自Vaa-pix線接收功率且放大自儲存區域70接收之信號以供讀出。選擇像素10以供RowSel信號讀出，該RowSel信號控制列選擇電晶體60。當列選擇電晶體60切換至"接通''狀態時，來自源極隨耦器電晶體50之放大信號經轉移至輸出行線Vout。儲存區域70可接著由重設電晶體40重設至一已知電壓以為一讀出序列(諸如，相關雙重採樣)作準備。
光生電荷累積於光感測器20中之時間週期被稱作一整合週期。整合週期開始於電荷開始累積於光感測器20中時且終止於轉移電晶體30切換至''接通"狀態且所累積之電荷自光感測器20轉移至儲存區域70時。電荷自光感測器20轉移至儲存區域70之時序由轉移電晶體30控制，因此，整合週期之長度可由轉移電晶體30之操作時序控制。
在習知像素陣列中，TX、RST及RowSel信號線由單個列 中之像素共用。因此，具有共同TX線的一列中之所有像素在共同整合週期內累積電荷。圖3展示一像素陣列80之一部分的實施例，其中每一列中之像素10並不共用一共同TX線且並不在一共同整合週期內累積電荷。非陰影像素(例如，P1、P3及P5)由第一TX線(未圖示)控制且經操作以在一第一整合週期T1內累積電荷，而陰影像素(例如P2、P4及P6)由第二TX線(未圖示)控制且經操作以在一第二整合週期T2內累積電荷。因此，可提供多達兩個之不同整合週期。
圖4展示圖3之實施例之部分90，從而說明經組態以將兩個整合週期T1及T2提供至如圖3所示呈棋盤圖案之像素的轉移信號線TXA及TXB。像素P1及P7分別由轉移信號線TXA<n>及TXA<n+1>操作。像素P2及P6分別由轉移信號線TXB<n>及TXB<n+1>操作。
圖5為具有如圖4所示的轉移信號線TXA及TXB之像素陣列80之操作的實例時序圖。該實施例使用一輪流快門讀出及相關雙重採樣(CDS)，其為包含以下各者之讀出技術：首先採樣一重設值；接著採樣一信號值；及自所採樣之重設值減去所採樣之信號值，以獲得已移除共同雜訊之輸出。可藉由使用下述時序及信號且參看圖2所說明之四電晶體電路來修改圖1所說明之陣列讀出電路來完成對像素陣列80之讀出，其中陣列之列中之像素配置成在上文中參看圖3及圖4所描述之獨佔式子集。
參看圖5，藉由在RowSel線(n)上脈動及維持一電壓而選 擇第一列(n)，以進行藉由對儲存區域70上目前所儲存之電荷採樣的像素-至-行讀出。接著由RST線(n)上之脈衝來重設列(n)中之像素的儲存區域70。接下來，由SHR線上之脈衝來採樣儲存區域70上之重設電荷。此採樣使得一重設信號Vrst置放於採樣及保持電路265(圖1)中之採樣電容器上。隨後，在轉移信號線TXA(n)及TXB(n)上同時脈動一信號以將目前所儲存之電荷自列像素之光感測器20轉移至列(n)之所有像素的儲存區域70。對每一像素之轉移電荷之採樣由一SHS脈衝執行。此採樣使得一光生信號Vsig置放於採樣及保持電路265中之採樣電容器上。接著在差動放大器267中將採樣信號相減且由類比數位轉換器275數位化該讀出。
接下來，在RST線(n+x)及(n+y)上之脈衝起始兩個順序列(n+x)及(n+y)之輪流快門重設。當RST線(n+x)為高時，由TXA線(n+x)上之脈衝重設連接至TXA線(n+x)之像素10之光感測器20，該TXA線(n+x)上之脈衝操作耦接至TXA之轉移電晶體30(圖2)且將光感測器20耦接至重設電壓。當RST線(n+x)及TXA線(n+x)落回至低時，連接至TXA的列(n+x)中之像素10之光感測器20中之電荷累積在像素中開始。接下來，將RST線(n+y)脈動為高。當RST線(n+y)為高時，由TXB線(n+y)上之脈衝重設連接至TXB線(n+y)之像素10之光感測器20。當RST線(n+y)及TXB線(n+y)落回至低值時，電荷累積在像素中開始。TXA線(n+x)上之脈衝與TXB線(n+y)上之脈衝之間的時間差異為由各別轉移線控制 的連接至TXA之列(n+x)中之像素及連接至TXB之列(n+y)中之像素提供不同整合時間，如先前所描述。
在順序列(n+x)及(n+y)中之電荷累積的起始之後，讀出序列移動至列(n+1)。連接至TXA線之列(n+1)中的像素比連接至TXB線之列(n+y)中之像素更長時間地整合電荷，且現在針對列(n+1)重複在上文針對列(n)描述之讀出過程。藉由在RowSe1線(n+1)上脈動及維持一電壓而選擇列(n+1)以進行像素-至-行採樣。接著由RST線(n+1)上之脈衝來重設列(n+1)中之像素的儲存區域70。接下來採樣儲存區域70上之重設電荷，該採樣係由SHR線上之脈衝來執行。接下來，在轉移信號線TXA(n+1)及TXB(n+1)上同時脈動一信號，以將所累積之電荷自光感測器20轉移至儲存區域70。對轉移電荷之採樣係由一SHS脈衝執行。
類似地，在RST線(n+1+x)及(n+1+y)上之脈衝起始順序列(n+1+x)及(n+1+y)之輪流快門重設。然而，現在反轉轉移信號TXA及TXB之操作次序以提供圖3所示的棋盤圖案之整合時間。當RST線(n+1+x)為高時，由TXB線(n+1+x)上之脈衝重設連接至TXB線(n+1+X)之像素10之光感測器20。RST線(n+1+x)及TXB線(n+1+x)落回至低值，且將RST線(n+1+y)脈動為高。當RST線(n+1+y)為高時，由TXA線(n+y)上之脈衝重設連接至TXA線(n+1+y)之像素10之光感測器20。RST線(n+1+y)及TXA線(n+1+y)隨後落回至低值。
圖6展示提供使用四個不同轉移線及在兩列(例如，(n)，(n+1))中之像素的四個整合時間的實施例。列(n)之像素P1 由TXA控制，列(n)之像素P2由TXB控制，列(n+1)之像素P3由TXC控制，且列(n+1)之像素P4由TXD控制。圖7展示圖6之實施例的實例時序圖，與圖5之時序圖類似地操作，除了額外之TXC及TXD轉移線以外。使用信號線TXA、TXB、TXC及TXD以類似於上文中針對圖5描述之方式的方式來實施列(n+w)、(n+x)、(n+y+1)及(n+z+1)之輪流快門重設。
應理解，可使用與上文所述之像素及讀出方法不同類型之像素及讀出方法來達成提供多個整合時間的呈圖3所示之整合組態的陣列80。圖8展示五電晶體抗溢流(AB)像素110，其包括一光感測器120(例如，針扎光電二極體)、一轉移電晶體130、一重設電晶體140、源極隨耦器電晶體150、列選擇電晶體160、一儲存區域170、一抗溢流電晶體180，及一輸出行線Vout。類似於四電晶體像素10(圖2)，AB像素110可如圖9之陣列子集190所示之組態以支援多個整合時間。將陣列子集190與圖4之陣列子集90進行比較，AB線而非TX線經操作以控制光電二極體整合時間。抗溢流控制線AB1控制列(n)之像素P1及列(n+1)之像素P4，而抗溢流控制線AB2控制列(n)之像素P2及列(n+1)之像素P3。
圖10展示用於操作圖9之AB像素110組態以提供多個整合週期的時序圖。圖10之時序圖執行一全局快門讀出而非圖5及圖7中描述之輪流快門讀出。首先，RowSel線上之信號落為低。脈動全局AB1線，且當該脈衝不適用時，對連 接至線AB1之所有像素110起始一第一整合週期Integration1。隨後，脈動AB2，且當該脈衝不適用時，對連接至線AB2之所有像素110起始一第二整合週期Integration2。在一些時間後，由連接至所有像素110之TX線上的脈衝終止所有整合週期。因此，提供兩個獨立整合週期。
抗溢流像素110實施例可經實施以提供兩個以上之整合週期。圖11展示一經組態以支援四個不同整合週期的陣列195。抗溢流電晶體180(圖8)控制線AB1控制列(n)之像素P1，控制線AB2控制列(n)之像素P2，控制線AB3控制列(n+1)之像素P3，且控制線AB4控制列(n+1)之像素P4。圖12展示用於圖11之組態的全局快門讀出時序圖。如上所述，全局抗溢流像素180之每一脈衝控制線(global_AB1、global_AB2……)起始一整合週期。所有整合週期在TX信號之全局脈衝之後即同時終止。因此，至少四個不同整合週期為可能的。
在提供多個整合週期中，整合週期之長度可依序增加或依序減少(如圖12所示)，或可經操作以提供相等整合週期，藉此有效地切換至一正常線性模式，其中同時全部脈動global_AB1、global_AB2、global_AB3及global_AB4而不需改變像素或陣列結構。亦可在上述所有實施例中實施此至線性操作模式之相同切換。
當使用包括多個整合週期之讀出時，由影像處理器280(圖1)或控制成像器208之系統中之另一處理器來執行內插演算法以為每一像素計算最終值。返回參看圖3，在一 實施例中，該演算法向內插像素IP之值指派一等於中央及右像素值之平均值的值。
根據方程式1之內插像素值提供一導出低光景象中之像素以及曝露至高位準光景象之像素的實質值的方法。通常，當一像素曝露至超過像素之飽和位準的光之量時，像素輸出為不具有超過飽和位準之變化的最大值。因此，在超過飽和點的所有位準之光處的光分異及因此有價值之影像資言訊丟失。此問題由上述實施例解決。舉例而言，參看圖3，像素P8將在一整合週期T1內累積電荷，而像素P9將在一第二整合週期T2內累積電荷。為達成說明之目的，假定T1>T2。提供多個整合週期T1及T2截獲在高光景象中之一組額外值，其中T1導致飽和，而T2(一較短整合時間)不導致飽和。在此組值內，P8與P9的方程式1平均值提供與習知僅一均一最大值為可能的某位準之光的實際區域值成比例的用於影像處理之實質值。相反，在曝露至比習知偵測位準低之少量光之像素中，將截獲一組值，其中T2導致對於偵測而言過低之值，而T1(一較長整合時間)導致一可偵測之值。藉此，在同時極高及極低位準之光的景象中，動態範圍增加。
所提供之內插演算法並不意欲為限制性的。在另一實施例中，向內插像素IP指派一等於內插像素IP與上、下、左及右像素值之平均值的平均值的值。
可基於上述架構來實施更複雜之內插演算法以增強成像效能之不同態樣，諸如，銳度或信雜比。
圖13為一處理系統之方塊圖，例如，一相機系統300，其具有當按下快門釋放按鈕315時將影像聚焦於成像器件360上之透鏡310。成像器件360包括一根據本發明之一實施例構造的像素陣列80。雖然說明為相機系統，但系統300亦可為電腦系統、處理控制系統，或採用處理器及相關聯記憶體之任何其他系統。系統300包括一經由匯流排370與成像器件360及一或多個I/O器件350通信之中央處理單元(CPU)320，例如，微處理器。必須注意，匯流排370可為常用於處理器系統中之一連串匯流排及橋接器，但僅為達成便利之目的，將匯流排370說明為單個匯流排。處理器系統300亦可包括隨機存取記憶體(RAM)器件330及一些形式之抽取式記憶體340，諸如，快閃記憶體卡，或此項技術中熟知之其他抽取式記憶體。
上文之描述及圖式說明本發明之各個實施例。可修改、改變或更改此等實施例。
10‧‧‧像素
20‧‧‧光感測器
30‧‧‧轉移電晶體
40‧‧‧重設電晶體
50‧‧‧源極隨耦器電晶體
60‧‧‧列選擇電晶體
70‧‧‧儲存區域
80‧‧‧像素陣列
90‧‧‧陣列子集
110‧‧‧五電晶體抗溢流像素
120‧‧‧光感測器
130‧‧‧轉移電晶體
140‧‧‧重設電晶體
150‧‧‧源極隨耦器電晶
160‧‧‧列選擇電晶體
170‧‧‧儲存區域
180‧‧‧抗溢流電晶體
190‧‧‧陣列子集
195‧‧‧陣列
200‧‧‧像素陣列
208‧‧‧CMOS成像器
210‧‧‧列驅動器電路
220‧‧‧列位址解碼器
250‧‧‧控制電路
260‧‧‧行驅動器電路
267‧‧‧差動放大器
270‧‧‧行位址解碼器
275‧‧‧類比數位轉換器
280‧‧‧影像處理器
300‧‧‧相機系統
310‧‧‧透鏡
315‧‧‧快門釋放按鈕
320‧‧‧中央處理單元
330‧‧‧隨機存取記憶體
340‧‧‧抽取式記憶體
350‧‧‧I/O器件
360‧‧‧成像器件
370‧‧‧匯流排
AB1‧‧‧控制線
AB2‧‧‧控制線
AB3‧‧‧控制線
AB4‧‧‧控制線
global_AB1‧‧‧控制線
global_AB2‧‧‧控制線
global_AB3‧‧‧控制線
global_AB4‧‧‧控制線
P1-P9‧‧‧像素
RowSel‧‧‧信號線/信號
RST‧‧‧信號線
T1‧‧‧第一整合週期
T2‧‧‧第二整合週期
TX‧‧‧信號線
TXA‧‧‧轉移信號線
TXA<n>‧‧‧轉移信號線
TXA<n+1>‧‧‧轉移信號線
TXB‧‧‧轉移信號線
TXB<n>‧‧‧轉移信號線
TXB<n+1>‧‧‧轉移信號線
Vaa-pix‧‧‧線
Vout‧‧‧輸出行線
Vrst‧‧‧像素重設信號
Vsig‧‧‧像素影像信號/光生信號
圖1為習知CMOS成像器之方塊圖。
圖2為習知像素之示意圖。
圖3為經組態以提供多個整合週期之像素陣列的方塊圖。
圖4為經組態以提供多達兩個整合週期的像素陣列之一部分的實例電路圖。
圖5為圖4之像素陣列之輪流快門讀出之實例時序圖。
圖6為經組態以提供多達四個整合週期的像素陣列之一部分的實例電路圖。
圖7為圖6之像素陣列之輪流快門讀出之實例時序圖。
圖8為五電晶體抗溢流像素之實例電路圖。
圖9為經組態以提供多達兩個整合週期的抗溢流像素陣列之一部分的實例電路圖。
圖10為圖9之像素陣列之全局快門讀出之實例時序圖。
圖11為經組態以提供多達四個整合週期的抗溢流像素陣列之一部分的實例電路圖。
圖12為圖9之像素陣列之全局快門讀出之實例時序圖。
圖13為併入有根據本揭示案之一實施例而構造的至少一成像器件的實例相機處理器系統。
10‧‧‧像素
90‧‧‧陣列子集
P1、P2、P6、P7‧‧‧像素
TXA<n>‧‧‧轉移信號線
TXA<n+1>‧‧‧轉移信號線
TXB<n>‧‧‧轉移信號線
TXB<n+1>‧‧‧轉移信號線
Vout‧‧‧輸出行線

Claims (32)

  1. 一種成像器件，其包含：一像素陣列，其包含：配置成複數個列及行之複數個像素，每一像素具有一用於控制像素整合時間之第一電晶體；一第一信號線，其連接至每一列中之至少一第一像素之該第一電晶體以用於操作該至少一第一像素以使其具有一第一整合時間週期；及一第二信號線，其連接至每一列中之至少一第二像素之該第一電晶體以用於操作該至少一第二像素以使其具有一第二整合時間週期，其中該第一電晶體為一用於控制一來自該像素內之一光轉換元件之電荷轉移的轉移電晶體。
  2. 一種成像器件，其包含：一像素陣列，其包含：配置成複數個列及行之複數個像素，每一像素具有一用於控制像素整合時間之第一電晶體；一第一信號線，其連接至每一列中之至少一第一像素之該第一電晶體以用於操作該至少一第一像素以使其具有一第一整合時間週期；及一第二信號線，其連接至每一列中之至少一第二像素之該第一電晶體以用於操作該至少一第二像素以使其具有一第二整合時間週期，其中該第一電晶體為一用於控制該像素內之一光轉 換元件之重設的電晶體。
  3. 一種成像器件，其包含：一像素陣列，其包含：配置成複數個列及行之複數個像素，每一像素具有一用於控制像素整合時間之第一電晶體；一第一信號線，其連接至每一列中之至少一第一像素之該第一電晶體以用於操作該至少一第一像素以使其具有一第一整合時間週期；及一第二信號線，其連接至每一列中之至少一第二像素之該第一電晶體以用於操作該至少一第二像素以使其具有一第二整合時間週期，其中該第一電晶體為一抗溢流電晶體。
  4. 一種成像器件，其包含：一像素陣列，其包含：配置成複數個列及行之複數個像素，每一像素具有一用於控制像素整合時間之第一電晶體；一第一信號線，其連接至每隔一列中之至少一第一像素之該第一電晶體以用於在一第一整合時間週期操作該至少一第一像素；一第二信號線，其連接至每隔一列中之至少一第二像素之該第一電晶體以用於在一第二整合時間週期操作該至少一第二像素；一第三信號線，其連接至每隔一列中之至少一第三像素之該第一電晶體以用於在一第三整合時間週期操 作該至少一第三像素；及一第四信號線，其連接至每隔一列中之至少一第四像素之該第一電晶體以用於在一第四整合時間週期操作該至少一第四像素，其中該第一電晶體為一用於控制該像素內之一光轉換元件之重設的抗溢流電晶體。
  5. 如請求項4之器件，其中該第一電晶體為一用於控制一來自該像素內之一光轉換元件之電荷轉移的轉移電晶體。
  6. 如請求項5之器件，其中該第三信號線及該第四信號線兩者連接至相同列中之像素的該第一電晶體。
  7. 如請求項6之器件，其中該第一信號線及該第二信號線連接至形成一圖案之像素的該第一電晶體，在該圖案中，在一給定列中，由該第一信號線控制之像素與由該第二信號線控制之像素交替。
  8. 如請求項7之器件，其中該第三信號線及該第四信號線連接至形成一圖案之像素的該第一電晶體，在該圖案中，在一給定列中，由該第三信號線控制之像素與由該第四信號線控制之像素交替。
  9. 如請求項8之器件，其中該第一信號線及該第三信號線連接至形成一圖案之像素的該第一電晶體，在該圖案中，在一給定行中，由該第一信號線控制之像素與由該第三信號線控制之像素交替。
  10. 一種像素陣列，其包含：配置成複數個列及行的複數個像素，每一像素包含： 一光感測器，用於聚集光生電荷；一儲存區域，用於儲存電荷；及一轉移電晶體，其具有一連接至該光感測器的第一源極/汲極端子及一連接至該儲存區域的第二源極/汲極端子以用於控制電荷在該光感測器與該儲存區域之間的轉移；一第一信號線，其連接至每一列中之至少一第一像素中之該轉移電晶體的一閘極以用於控制在一第一整合時間週期之後電荷自該光感測器至該儲存區域的一轉移；及一第二信號線，其連接至每一列中之至少一第二像素中之該轉移電晶體的一閘極以用於控制在一第二整合時間週期之後電荷自該光感測器至該儲存區域的一轉移。
  11. 如請求項10之像素陣列，其中該第一信號線及該第二信號線連接至形成一圖案之在每一列中之像素的該等第一電晶體，在該圖案中，在一給定列中，具有一由該第一信號線控制之第一電晶體的像素與具有一由該第二信號線控制之第一電晶體的像素交替。
  12. 如請求項10之像素陣列，其中該第一信號線及該第二信號線連接至形成一圖案之在每一列中之像素的該第一電晶體，在該圖案中，在一給定行中，具有一由該第一信號線控制之第一電晶體的像素與具有一由該第二信號線控制之第一電晶體的像素交替。
  13. 一種像素陣列，其包含： 配置成複數個列及行的複數個像素，每一像素包含：一光感測器，用於聚集光生電荷；一儲存區域，用於儲存電荷；及一轉移電晶體，其具有一連接至該光感測器的第一源極/汲極端子及一連接至該儲存區域的第二源極/汲極端子以用於控制電荷在該光感測器與該儲存區域之間的轉移；一第一信號線，其連接至每一列中之至少一第一像素中之該轉移電晶體的一閘極以用於控制在一第一整合時間週期之後電荷自該光感測器至該儲存區域的一轉移；一第二信號線，其連接至每一列中之至少一第二像素中之該轉移電晶體的一閘極以用於控制在一第二整合時間週期之後電荷自該光感測器至該儲存區域的一轉移；一第三信號線，其連接至每一列中之至少一第三像素中之該轉移電晶體的一閘極以用於控制在一第三整合時間週期之後電荷自該光感測器至該儲存區域的一轉移；及一第四信號線，其連接至每一列中之至少一第四像素中之該轉移電晶體的一閘極以用於控制在一第四整合時間週期之後電荷自該光感測器至該儲存區域的一轉移。
  14. 如請求項13之像素陣列，其中該第一信號線及該第二信號線連接至相同列中之像素的該等轉移電晶體。
  15. 如請求項14之像素陣列，其中該第三信號線及該第四信號線連接至相同列中之像素的該等轉移電晶體。
  16. 如請求項15之像素陣列，其中該第一信號線及該第二信號線連接至形成一圖案之像素的該等轉移電晶體，在該圖案中，在一給定列中，由該第一信號線控制之像素與由該第二信號線控制之像素交替。
  17. 如請求項16之像素陣列，其中該第三信號線及該第四信號線連接至形成一圖案之像素的該等轉移電晶體，在該圖案中，在一給定列中，由該第三信號線控制之像素與由該第四信號線控制之像素交替。
  18. 如請求項17之像素陣列，其中該第一信號線及該第三信號線連接至形成一圖案之像素的該等轉移電晶體，在該圖案中，在一給定行中，由該第一信號線控制之像素與由該第三信號線控制之像素交替。
  19. 一種操作一像素陣列之方法，該像素陣列具有配置成複數個列及行之複數個像素，該方法包含：為像素之一第一子集起始一第一電荷整合週期；為像素之一第二子集起始一第二電荷整合週期；及轉移來自所有像素之累積電荷以供讀出；其中像素之該第一子集及該第二子集為獨佔式的。
  20. 如請求項19之方法，其中該第一整合時間週期之一長度不同於該第二整合時間週期之一長度。
  21. 如請求項19之方法，其中該第一整合時間週期之一長度等於該第二整合時間週期之一長度。
  22. 如請求項19之方法，其進一步包含基於像素值與至少一相鄰像素值之一平均值來判定一像素輸出值。
  23. 如請求項19之方法，其進一步包含：為像素之一第三子集起始一第三電荷整合週期；及為像素之一第四子集起始一第四電荷整合週期，其中像素之該第一子集、該第二子集、該第三子集及該第四子集為獨佔式的。
  24. 如請求項23之方法，其中該第三整合時間週期之一長度不同於該第四整合時間週期之一長度。
  25. 如請求項23之方法，其中該第三整合時間週期之長度等於該第四整合時間週期之一長度。
  26. 如請求項23之方法，其中該第一整合時間週期、該第二整合時間週期、該第三整合時間週期及該第四整合時間週期的該等長度為相等的。
  27. 如請求項23之方法，其中該第一整合時間週期、該第二整合時間週期、該第三整合時間週期及該第四整合時間週期的長度彼此不同。
  28. 如請求項27之方法，其進一步包含基於像素值與至少一相鄰像素值之一平均值來判定一像素輸出值。
  29. 如請求項23之方法，其中該第一整合時間週期、該第二整合時間週期、該第三整合時間週期及該第四整合時間週期的該等長度相對於彼此逐漸地增加。
  30. 如請求項23之方法，其中該第一整合時間週期、該第二整合時間週期、該第三整合時間週期及該第四整合時間週期的該等長度相對於彼此逐漸地減小。
  31. 如請求項23之方法，其進一步包含基於像素值與至少一 相鄰像素值之一平均值來判定一像素輸出值。
  32. 一種處理系統，其包含：一處理器；及一成像器件，其耦接至該處理器，該成像器件包含：一像素陣列，其包含：配置成複數個列及行的複數個像素，每一像素包含：配置成複數個列及行的複數個像素，每一像素具有一第一電晶體；一第一信號線，其連接至每一列中之至少一第一像素之該第一電晶體以用於操作該至少一第一像素以使其具有一第一整合時間週期；及一第二信號線，其連接至每一列中之至少一第二像素之該第一電晶體以用於操作該至少一第二像素以使其具有一第二整合時間週期。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
JP5138521B2 (ja) * 2008-09-19 2013-02-06 富士フイルム株式会社 撮像装置及び撮像方法
JP5233828B2 (ja) 2009-05-11 2013-07-10 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
US8605177B2 (en) * 2009-09-16 2013-12-10 Altasens, Inc. Image sensor with wide dynamic range
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
WO2011160130A2 (en) 2010-06-18 2011-12-22 Sionyx, Inc High speed photosensitive devices and associated methods
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
CN103946867A (zh) 2011-07-13 2014-07-23 西奥尼克斯公司 生物计量成像装置和相关方法
US8576979B2 (en) * 2011-10-11 2013-11-05 Omnivision Technologies, Inc. Arithmetic counter circuit, configuration and application for high performance CMOS image sensors
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
WO2014127376A2 (en) * 2013-02-15 2014-08-21 Sionyx, Inc. High dynamic range cmos image sensor having anti-blooming properties and associated methods
WO2014151093A1 (en) 2013-03-15 2014-09-25 Sionyx, Inc. Three dimensional imaging utilizing stacked imager devices and associated methods
US9209345B2 (en) 2013-06-29 2015-12-08 Sionyx, Inc. Shallow trench textured regions and associated methods
US9344649B2 (en) * 2013-08-23 2016-05-17 Semiconductor Components Industries, Llc Floating point image sensors with different integration times
JP6317622B2 (ja) * 2014-05-13 2018-04-25 浜松ホトニクス株式会社 固体撮像装置
JP6570384B2 (ja) * 2015-09-11 2019-09-04 キヤノン株式会社 撮像装置及び撮像システム
US10708524B2 (en) 2017-09-01 2020-07-07 Semiconductor Components Industries, Llc Methods and apparatus for high dynamic range imaging

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6665010B1 (en) * 1998-07-21 2003-12-16 Intel Corporation Controlling integration times of pixel sensors
US20050151866A1 (en) * 2004-01-13 2005-07-14 Haruhisa Ando Wide dynamic range operations for imaging

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5839386B2 (ja) * 1978-02-22 1983-08-30 株式会社東芝 電荷転送形イメ−ジセンサ
US6486503B1 (en) * 1994-01-28 2002-11-26 California Institute Of Technology Active pixel sensor array with electronic shuttering
US6714239B2 (en) * 1997-10-29 2004-03-30 Eastman Kodak Company Active pixel sensor with programmable color balance
US6850278B1 (en) * 1998-11-27 2005-02-01 Canon Kabushiki Kaisha Solid-state image pickup apparatus
US6326230B1 (en) * 1999-01-06 2001-12-04 California Institute Of Technology High speed CMOS imager with motion artifact supression and anti-blooming
US20040036784A1 (en) * 2002-08-23 2004-02-26 Bock Nikolai E. High dynamic range pixel with gain and true shutter capability
US7830435B2 (en) * 2003-09-03 2010-11-09 Eastman Kodak Company Image sensor and image capture system with extended dynamic range
US8081234B2 (en) * 2004-12-29 2011-12-20 Intel Corporation Technique for increased exposure range in image sensors
US7554588B2 (en) * 2005-02-01 2009-06-30 TransChip Israel, Ltd. Dual exposure for image sensor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6665010B1 (en) * 1998-07-21 2003-12-16 Intel Corporation Controlling integration times of pixel sensors
US20050151866A1 (en) * 2004-01-13 2005-07-14 Haruhisa Ando Wide dynamic range operations for imaging

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Publication number Publication date
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