CN101714022B - 动态静噪检测功率控制 - Google Patents

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Abstract

在一个实施例中，本发明包括用于使得能够在低功率模式选择性地启用互连接口的一个或多个静噪检测电路的静噪检测电路用功率控制逻辑。该逻辑可包括：静噪模式控制寄存器，用于选择第一功率控制模式或第二功率控制模式；第二寄存器，耦合到静噪模式控制寄存器，以接收指示在互连的低功率状态禁用哪个(或哪些)静噪检测电路的软件设置；以及检测器，用于在第二模式动态地检测互连的逻辑通道零。还描述其它实施例并要求其它实施例的权利。

Description

动态静噪检测功率控制
技术领域
本发明涉及动态静噪检测功率控制。
背景技术
现代计算机系统通常由许多半导体组件形成，这些半导体组件可经由诸如存在于电路板上的各种互连一起通信。一种常见的用于例如并入诸如图形卡的外围设备的这样的互连机制是根据基于PCIExpressTM规范基础规范2.0版(2007年1月17日发布)(下文称为PCIeTM规范)的链路的外围组件互连Express(PCIeTM)协议。这类互连可由包括事务层、链路层和物理层在内的多个层形成。
为了减少在给定互连上没有发生通信时的功率消耗，可提供各种机制。如果在一段时间可能不会发生通信，则可将互连置于禁用各种互连电路的低功率状态。
为了在处于空闲/休眠状况时确定大约何时会发生即将发生的PCIeTM业务，静噪是用于检测这类业务的PCIeTM物理层输入/输出(I/O)功能。静噪(squelch)逻辑试图检测互连的接收引脚中的电压以感测活动并使链路层事务状态机准备好进行合适的操作以从该电状态(EL)或低功率状态退出。I/O电路中的静噪逻辑通常包括模拟差分放大器、积分器和其它各种数字逻辑。但是，因为通常会为互连的每个通道(lane)提供静噪逻辑，所以这样的静噪逻辑会消耗很多功率。随着通道数量的增加，尤其在低功率市场，会消耗过多的总静噪功率，这可表示为空闲功率预算的很大一部分。
发明内容
本发明涉及一种装置，包括：
静噪模式控制寄存器，用于根据第一模式或第二模式对与互连相关联的至少一个静噪检测电路启用功率控制；
第二寄存器，耦合到所述静噪模式控制寄存器，以接收指示在所述互连的低功率状态将禁用多个静噪检测电路中的哪个静噪检测电路的软件设置，所述多个静噪检测电路中的每个静噪检测电路与所述互连的对应通道相关联；以及
检测器，用于在所述第二模式动态地检测所述互连的逻辑通道零。
本发明涉及一种方法，包括：
当互连处于低功率状态时，在第一操作模式，基于软件控制，对所述互连的至少一个通道禁用对应的静噪检测电路；
在第二操作模式，动态地检测所述互连的逻辑通道零；以及
当所述互连处于所述低功率状态时，在所述第二模式，基于组合的硬件和软件控制，禁用所述至少一个静噪检测电路，其中在所述第二模式，在所述低功率状态，至少启用与所述动态检测的逻辑通道零相关联的静噪检测电路。
本发明涉及一种系统，包括：
包括用于与互连接口的第一接口电路的处理器，所述第一接口电路包括：第一寄存器，用于根据第一模式或第二模式对至少一个静噪检测电路启用功率控制；第二寄存器，耦合到所述第一寄存器以接收指示在所述互连的低功率状态将禁用多个静噪检测电路中的哪个静噪检测电路的软件设置，所述多个静噪检测电路中的每个静噪检测电路与所述互连的对应通道相关联；以及检测器，用于在所述第二模式动态地检测所述互连的逻辑通道零；以及
经由所述互连耦合到所述处理器的第二半导体设备，所述第二半导体设备包括用于与所述互连接口的第二接口电路。
附图说明
图1是根据本发明一个实施例的方法的流程图。
图2是根据本发明一个实施例的静噪控制逻辑的实现。
图3是根据本发明一个实施例的系统的框图。
图4是根据本发明另一实施例的系统的框图。
具体实施方式
在各种实施例中，可以选择性地启用互连的静噪逻辑以减少功率消耗。更具体地说，在各种实施例中，诸如包括集成的存储器控制器和I/O控制器的处理器的半导体设备可在处理器电路和控制器电路之间具有内部(即，芯片上)互连。该互连电路可包括用于选择性地启用或禁用与给定互连的一个或多个通道相关联的静噪电路的静噪控制逻辑。在各种实施例中，如下文将描述的，该静噪控制可以是动态的，并且可以经由硬件和软件来加以控制，以提供改善的静噪可靠性，同时减少功率消耗。
各种实施例可通过选择性地启用互连的物理层中的静噪检测电路来改善芯片组或多核处理器(MCP)组件的空闲功率。此外，可提供物理和链路层的完全动态隔离以处理通道降级、通道反转模式和插入卡的任何链路宽度(N，1)。因此，如下文将进一步描述的，不是让固定通道保持加电，而是在各种实现中，可提供选择性地启用一个或多个通道进行静噪检测的动态选择。此外，实施例包括软件可配置方案，该方案可增加处理诸如电磁干扰(EMI)、或可影响静噪检测的其它噪声的板布线问题的静噪可靠性。
为了优化静噪功率，可控制物理层以考虑到诸如通道降级、通道反转模式的多种状况，并用于检测互连中的逻辑通道零(0)以建立协商的链路宽度并启用其操作。一旦检测到逻辑通道0，便可关掉其余通道(剩下的通道)的静噪。对于随后转换到低功率状态和从低功率状态转换，将启用检测到的这个逻辑通道0用于进行静噪操作。
在一个实施例中，静噪控制电路可包括状态机，该状态机动态地检测通道0，而不考虑卡、链路宽度、降级和经由PCIeTM训练集(TS)型态(pattern)的通道反转型态。因此，在进行的每个链路训练上，状态机通过检测、轮询、符号锁定和识别状态来进行操作以动态地确定链路的逻辑通道零。该状态机可通过控制寄存器来启用，并进行操作以对其它通道2至N-1禁用静噪功率，使得例如当发生下一次从空闲状态退出时，系统正常工作。
在一些实现中，控制电路可以受硬件和软件控制。硬件方案利用N个控制位例如通过触发器来为每个静噪电路指示各个通道的功率。硬件状态机基于算法选择性地启用/禁用功率。另外，如果关注增加的可靠性，或者当禁用这个动态特征以因此用功率交换更佳的静噪可靠性时，软件可介入以对更大的通道子集启用功率。
下表1计算了各种配置的与没有进行优化的情况相比利用硬件(动态)和软件唯一模式获得的净节省。
表1
Figure GSB00000346291900041
在表1中可见，对于单个x16配置，净有效功率节省可为90％。基于I/O功率计算，可实现大量的节省。例如，据估计，在一个实现中，每个静噪检测电路在启用时消耗约0.011瓦，从而导致20通道配置要消耗220毫瓦(mW)总静噪功率。根据表1，90％的节省因此可导致约200mW功率节省。
现在参照图1，示出根据本发明一个实施例的方法的流程图。方法100可用于控制互连的静噪检测电路。在一个实施例中，可在例如存在于与多核处理器相关联的集成I/O控制器或集成存储器控制器中的互连的静噪控制逻辑中实现用于执行方法100的逻辑，其中这些集成控制器集成在与处理器相同的芯片上。
如图1所示，方法100可通过接收进入低功率状态的指示开始(方框110)。该指示可来自各种功率管理源，例如操作系统或活动状态功率管理(ASPM)软件。例如，该逻辑可接收链路没有在使用并且因此将进入给定的低功率状态的指示，其中低功率状态可以是例如L1或L2或更低的这样的功率状态。
然后，可确定是选择软件操作模式还是组合操作模式(菱形框115)。作为一个实例，配置寄存器可指示该模式将受软件控制、或选择硬件和软件控制的组合。如图1所示，如果指示软件控制，则控制转到方框120，在方框120，可为每个通道接收控制信号。例如，可从配置寄存器中的软件接收这些控制信号，并基于此信息，可选择性地启用/禁用与每个通道相关联的静噪检测电路(方框130)。例如，在一个实现中，可启用诸如逻辑通道零或物理通道零的单个通道的静噪检测电路，而禁用所有其它通道的电路。这样，由于只启用单个信道的静噪检测电路，所以可在低功率状态时实现减少的功率消耗。注意，由于这样的实现受软件控制，所以可基于用于容纳各种板布线(包括互连)的给定系统、噪声或其它问题启用另外的静噪检测电路。即，软件控制可选择多于一个通道的静噪检测电路用于进行操作以适应这些问题，例如，可选择距离通道零至少预定距离的一个或多个其它通道。因此，即使当给定板由于布线或其它原因而具有时序问题时，仍可通过启用多于一个这样的电路来进行合适的静噪操作。
仍参照图1，如果改为指示组合操作模式，则控制转到方框140，在方框140，可动态地确定逻辑通道零。这样的动态确定可在配置或基于训练型态的其它链路再训练时间期间执行以因此指示多个通道中哪个通道是逻辑通道零，但是本发明的范围在这方面不受限制。然而，由于动态系统状况，所以此逻辑通道指示可随时间改变。此外，在组合操作模式中，可接收每个通道的控制信号(方框145)，例如上文在方框120处所论述的。基于此信息，即，动态确定的逻辑通道零和所接收的控制信号，可选择性地启用/禁用静噪检测电路(方框150)。因此，在软件或组合的硬件/软件方法中，当互连处于低功率状态时，只可启用单个或少量的静噪检测电路。
如果没有活动发生，则处于低功率状态的互连的操作可持续一段时间。仍参照图1，可通过一个或多个启用的静噪检测电路来确定是否感测到活动(菱形框160)。如果有，则控制转到方框170，在方框170，可利用逻辑通道零来再训练(retrain)互连。最后，可使所有静噪电路返回到它们的启用状态(方框180)，并且正常的链路业务可在现在启用的互连上继续进行。尽管在此特定实现中在图1的实施例中示出，但本发明的范围在这方面不受限制。
现在参照图2，示出根据本发明一个实施例的静噪控制逻辑的实现。如图2所示，逻辑200可在互连的电路中实现，但在一些实施例中，该逻辑可以软件或固件或其组合来实现。逻辑200可包括静噪模式选择(SMS)寄存器220，该寄存器220可以是诸如配置和状态寄存器(CSR)的控制寄存器。基于此寄存器的设置，可选择组合硬件/软件模式或仅软件模式。如图2所示，对于模式00，可经由禁用静噪功率寄存器230完全软件控制该逻辑，其中寄存器230可在软件控制下编程为对任何一个选定的静噪检测电路(SDC)2800-280n(总称为SDC 280)启用/禁用静噪功率。在一个实施例中，当对应于通道的寄存器的给定位(例如，从软件接收的)处于逻辑低时，为那个SDC 280提供全功率，而当该位处于逻辑高时，可禁用对应SDC的偏置电压。
而在组合模式期间，如SMS寄存器220的模式01设置所示，可启用动态通道零检测逻辑240以动态检测逻辑通道零，而不管通道宽度反转和降级。在一个实施例中，逻辑240可输出所指示逻辑零通道的逻辑低信号和用于禁用所有其它通道的逻辑高值。利用动态通道配置，可重新配置互连以用于各种操作模式。例如，在一个实现中，可将第一个或最后一个物理通道设置为逻辑零通道，但也可另外将这个逻辑通道零配置为是不同的物理通道，例如通道七或另一个这样的通道。因此，逻辑240可检测哪个通道是逻辑通道零，而与互连的动态操作无关。如图所示，也可将识别的动态检测的逻辑通道零提供给静噪功率状态寄存器250，它可供访问以用于调试操作。注意，在这种组合模式中，可在或逻辑260中将逻辑240的输出和来自禁用静噪功率寄存器230的控制位以及物理层逻辑210的输出进行组合，这将在下文进行描述。这样，如果需要，硬件模式中的改善的可靠性可用于增加静噪覆盖范围。
如果物理层逻辑210基于给定端口的存在检测信号的缺少而确定不存在该端口，则物理层逻辑210可输出静噪模拟I/O禁用信号。因此，如果任何输入为高，则或逻辑260的组合输出为高，从而识别应禁用对应通道的SDC。因此，在反相器265中将或门260的输出反相，当该输出为高时，它用作启用信号来驱动多个驱动器2700-270n(总称为驱动器270)中的对应驱动器，其中每个驱动器270经耦合以启用对应SDC 280。在一个实例中，每个SDC 280可从物理通道接收差分输入信号，即，差分形式的信号数据，并且如果在通道上检测到活动，则电路可生成活动输出信号，这表示通道是活动的。尽管在图2的实施例中用此特定实现示出，但本发明的范围在这方面不受限制。
实施例可在许多不同的系统类型中实现。参照图3，示出根据本发明一个实施例的系统的框图。系统300包括耦合到控制器集线器315的处理器305和系统存储器310。处理器305包括任何处理元件，如微处理器、主处理器、嵌入式处理器、协处理器或其它处理器。处理器305通过前端总线(FSB)306耦合到控制器集线器315。在一个实施例中，FSB 306是串行点对点(PtP)互连。
系统存储器310包括任何存储器设备，如随机存取存储器(RAM)、非易失性(NV)存储器或其它可供系统300中的设备访问的存储器。系统存储器310通过存储器接口314耦合到控制器集线器315。
在一个实施例中，控制器集线器315是PCIe互连层级中的根集线器或根控制器。控制器集线器315的实例包括芯片组、存储器控制器集线器(MCH)、北桥、输入/输出控制器集线器(ICH)、南桥和根控制器/集线器。这里，控制器集线器315通过串行链路316耦合到交换机/桥320，其中串行链路316可以是PCIe互连。又可称为接口/端口的输入/输出模块317-319包括/实现用于提供控制器集线器315与对应组件之间的通信的分层协议栈。输入/输出模块317-319可包括静噪检测电路，每个静噪检测电路与相应互连314、316和332的对应通道相关联。此外，根据一个实施例，这些模块也可实现用于执行以下步骤的逻辑：动态检测互连的逻辑通道零，并且当对应互连由于例如沿该互连的业务有限或没有业务而处于低功率状态时，在软件控制下或在组合的硬件和软件控制下，至少启用与逻辑通道零相关联的静噪检测电路，而禁用剩余静噪检测电路。
在一个实施例中，多个设备能够耦合到交换机320。交换机320向上游(即，朝向控制器集线器315向上面的层级)路由来自设备325的分组/消息，并将分组/消息向下游(即，离开控制器集线器315向下面的层级)路由给设备325。IO模块321、322和326实现用于分别在交换机320与控制器集线器315和设备325之间通信的分层协议栈。设备325包括耦合到电子系统的任何内部或外部设备或组件，如IO设备、网络接口控制器(NIC)、外接卡、音频处理器、网络处理器、硬盘驱动器、存储设备、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、火线设备、通用串行总线(USB)设备、扫描仪和其它输入/输出设备。
图形加速器330也通过串行链路332耦合到控制器集线器315。在一个实施例中，图形加速器330耦合到MCH，MCH耦合到ICH。然后，交换机320及因此的IO设备325耦合到ICH。IO模块331和318也将实现用于在图形加速器330和控制器集线器315之间通信的分层协议栈。
尽管在图3的实施例中用此配置示出，但其它实现也是可能的。例如，处理器305可包括集成的存储器和输入/输出控制器，并且可经由PCIe或其它串行链路耦合到一个或多个半导体设备。在这些实现中，处理器305可包括包含静噪检测电路的功率控制逻辑的输入/输出模块。
现在参照图4，示出根据本发明另一个实施例的系统的框图。系统300’包括MCP 301，MCP 301包括处理器305和芯片组315，处理器305可以是具有用于独立执行指令的多个核的多核处理器，处理器305和芯片组315可制造在单个芯片上并经由集成链路306耦合。
芯片组315可包括MCH、北桥、ICH、南桥、根控制器/集线器和其它这样的接口。这里，芯片组315通过串行链路316耦合到交换机/桥320。输入/输出模块317-319包括/实现用于提供芯片组315、交换机/桥320(通过链路319)、系统存储器310(经由存储器互连314)和图形加速器330(经由互连332)之间的通信的分层协议栈。在一个实施例中，这些模块均可包括用于经由软件或组合的硬件/软件控制模式在低功率选择性地启用模块的一个或多个静噪检测电路的逻辑。
图4中还示出，交换机320向上游(即，朝向芯片组315向上面的层级)路由来自设备325的分组/消息，并将分组/消息向下游(即，离开芯片组315向下面的层级)路由给设备325。IO模块321、322和326实现用于分别在交换机320、芯片组315和设备325之间通信的分层协议栈。设备325可以是任何内部或外部设备或组件。图形加速器330可包括用于实现与芯片组315通信的分层协议栈的IO模块331。
实施例可以代码实现，并且可存储在存储介质上，存储介质上存储有指令，这些指令可用于将系统编程以执行这些指令。存储介质可包括但不限于：任何类型的盘，包括软盘、光盘、致密盘只读存储器(CD-ROM)、可重写致密盘(CD-RW)和磁光盘；半导体设备，例如只读存储器(ROM)、随机存取存储器(RAM)(如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM))、可擦除可编程只读存储器(EPROM)、闪速存储器、电可擦除可编程只读存储器(EEPROM)、磁或光卡；或任何其它类型的适合存储电子指令的介质。
尽管关于有限数量的实施例描述了本发明，但本领域技术人员将明白由此得出的众多修改和改变。希望随附权利要求涵盖所有这些落在本发明的真实精神和范围内的修改和改变。

Claims (19)

1.一种用于动态静噪检测功率控制的装置，包括：
静噪模式控制寄存器，用于根据第一模式或第二模式对与互连相关联的至少一个静噪检测电路启用功率控制；
第二寄存器，耦合到所述静噪模式控制寄存器，以接收指示在所述互连的低功率状态将禁用多个静噪检测电路中的哪个静噪检测电路的软件设置，所述多个静噪检测电路中的每个静噪检测电路与所述互连的对应通道相关联，其中在第一模式，基于软件设定，禁用所述多个静噪检测电路中的至少一个静噪检测电路；以及
检测器，用于在所述第二模式动态地检测所述互连的逻辑通道零，
所述装置还包括在所述第二模式组合所述软件设置和所述检测器的输出、以便在所述低功率状态选择性地启用所述静噪检测电路中的至少一个的逻辑单元。
2.如权利要求1所述的装置，其中所述至少一个启用的静噪检测电路包括对应于所述动态检测的逻辑通道零的静噪检测电路。
3.如权利要求2所述的装置，其中当所述互连退出所述低功率状态时，所述动态检测的逻辑通道零将用于再训练。
4.如权利要求1所述的装置，其中所述组合的软件设置和检测器输出将用于在所述低功率状态启用至少两个静噪检测电路以增加静噪可靠性。
5.如权利要求1所述的装置，还包括耦合到所述逻辑单元以在通过所述逻辑单元启用对应的静噪检测电路时向所述对应的静噪检测电路提供驱动信号的多个驱动器。
6.如权利要求1所述的装置，还包括用于禁用耦合到对应于未连接端口的通道的静噪检测电路的物理层逻辑单元。
7.如权利要求1所述的装置，其中所述检测器用于在存在通道反转型态的情况下检测所述逻辑通道零。
8.一种用于动态静噪检测功率控制的方法，包括：
当互连处于低功率状态时，在第一模式，基于软件控制，对所述互连的对应通道禁用至少一个静噪检测电路；
在第二模式，动态地检测所述互连的逻辑通道零；以及
当所述互连处于所述低功率状态时，在所述第二模式，基于组合的硬件和软件控制，禁用所述至少一个静噪检测电路，其中在所述第二模式，在所述低功率状态，至少启用与所述动态检测的逻辑通道零相关联的静噪检测电路。
9.如权利要求8所述的方法，还包括在所述互连处于所述低功率状态时感测耦合到所述启用的静噪检测电路的所述互连的通道中的活动。
10.如权利要求9所述的方法，还包括响应所述感测利用所述动态检测的逻辑通道零再训练所述互连。
11.如权利要求10所述的方法，还包括：在所述再训练之后，启用所述禁用的静噪检测电路，并进入所述互连的正常功率状态。
12.如权利要求8所述的方法，还包括：在所述第一模式，基于在第二寄存器中接收的软件控制信号，禁用所述至少一个静噪检测电路。
13.如权利要求12所述的方法，还包括基于第一寄存器中的设置选择所述第一模式或所述第二模式。
14.如权利要求13所述的方法，还包括在所述第二模式组合所述第二寄存器的输出和动态检测器的输出。
15.如权利要求8所述的方法，还包括：在所述低功率状态，基于容纳包括所述互连的板布线的系统配置，启用至少两个静噪检测电路。
16.一种用于动态静噪检测功率控制的系统，包括：
包括用于与互连接口的第一接口电路的处理器，所述第一接口电路包括：第一寄存器，用于根据第一模式或第二模式对至少一个静噪检测电路启用功率控制；第二寄存器，耦合到所述第一寄存器以接收指示在所述互连的低功率状态将禁用多个静噪检测电路中的哪个静噪检测电路的软件设置，所述多个静噪检测电路中的每个静噪检测电路与所述互连的对应通道相关联，其中在第一模式，基于软件设定，禁用所述多个静噪检测电路中的至少一个静噪检测电路；以及检测器，用于在所述第二模式动态地检测所述互连的逻辑通道零；以及
所述系统还包括：经由所述互连耦合到所述处理器的第二半导体设备，所述第二半导体设备包括用于与所述互连接口的第二接口电路；用于在所述第二模式组合所述软件设置和所述检测器的输出以在所述低功率状态选择性地启用至少两个静噪检测电路的逻辑单元。
17.如权利要求16所述的系统，其中当在所述处理器与所述第二半导体设备之间没有发生通信时，将启用所述第一接口电路的第一静噪检测电路，所述第一静噪检测电路对应于所述动态检测的逻辑通道零。
18.如权利要求16所述的系统，其中所述至少两个启用的静噪检测电路之一是对应于所述动态检测的逻辑通道零的静噪检测电路。
19.如权利要求18所述的系统，其中将选择性地启用所述至少两个静噪检测电路以增加静噪可靠性，并且当所述互连退出所述低功率状态时，所述动态检测的逻辑通道零将用于再训练。
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