CN101416137B - 具有不一致帧速的多个usb控制器的功率优化帧同步 - Google Patents

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Abstract

描述用于使具有不一致帧速的多个主机控制器同步的方法、装置和系统。该装置包括第一主机控制器、第二主机控制器和逻辑。第一主机控制器配置成以第一帧速访问存储器。第二主机控制器配置成以不同于第一帧速的第二帧速访问存储器。逻辑耦合到第一和第二主机控制器以便使第一和第二主机控制器的存储器访问以共同帧速同步。还描述其它实施例。

Description

具有不一致帧速的多个USB控制器的功率优化帧同步
技术领域
本发明涉及平台功率管理领域，具体来说，涉及具有不一致帧速的主机控制器的同步。
背景技术
由于现有计算平台设计中的门数和时钟速度的不断增加，平台功率保存的价值也随之增加。因为功率消耗与电池寿命和散热高度相关，而这又影响移动性，所以低功率计算平台越来越普及。一般来说，计算平台消耗的功率越少，则其移动性越大。保存功率的一种方法是改变功能行为，以允许某些组件在延长的时期处于较低功率状态。
目前，芯片组实现可以利用诸如通用串行总线(USB)主机控制器的多个控制器来增加性能。计算平台内的多个USB主机控制器可以通过增加对于平台内的所有USB设备可用的总带宽来增加性能。一般来说，诸如遵照USB规范1.1修订版的控制器的传统USB主机控制器可以服务于两个USB端口。通用串行总线规范1.1修订版是在1988年9月23日发布的。最近，遵照USB规范2.0修订版的USB主机控制器可以服务于两个以上USB端口(如6个端口)。通用串行总线规范2.0修订版是在2002年4月27日发布的。尽管单个USB主机控制器可以服务于多个端口，但是许多移动计算平台具有多个USB主机控制器。另外，单个计算平台可以包括不同类型的USB主机控制器。
传统上，每个USB主机控制器的操作独立于其它USB主机控制器(即，一个控制器的状态与另一个控制器的状态无关)。此外，USB主机控制器的操作具周期性。例如，传统USB主机控制器每1毫秒(ms)提取新的工作列表或帧。遵照USB 2.0标准工作的USB主机控制器每125微秒(μs)提取新帧。
在USB主机控制器(host controller)工作期间，计算平台通常处于正常的工作功率状态。功率状态的常见定义可参见高级配置和电源接口(ACPI)开放标准。高级配置和电源接口规范3.0a修订版是在2005年12月30日发布的。例如，处理器可以在从C0(满功率)到C4(低功率)范围内的各种“C”功率状态下工作。上文描述的提取、或帧操作通常是在处理器和芯片组处于C2功率状态时执行的。但是，处理器和芯片组可以在存储器访问之间进入诸如C3功率状态的低功率状态。
如果实现多个USB主机控制器，则会随着时间分布多次存储器访问而阻止处理器在可感知的时间量内进入低功率状态。例如，就在USB主机控制器进行存储器访问之前，该USB主机控制器可以发出“帧开始”(SOF)标记。给定USB主机控制器的周期性“帧开始”标记在传统上是由主机软件独立于其它USB主机控制器的“帧开始”标记触发的。这些标记的随机关系会阻止处理器进入低功率状态，从而导致基本上连续的功率消耗。
由几个USB主机控制器进行的这些不受控制的存储器访问导致的低效率会因为具有1毫秒的帧速的传统USB主机控制器与具有诸如125微秒的更短帧速的USB主机控制器之间的帧速变化而加剧。这种帧速差异还会限制或甚至排除处理器进入低功率状态的机会。
常规技术不能充分解决这个问题。尽管一些潜在的解决方法提出预取接下来的几个工作列表或帧，但是因为USB主机控制器软件被允许非常接近于硬件运行，所以预取会引入陈旧数据。另外，预取和利用USB主机控制器行为来保存功率的其它常规技术不能解决具有不一致帧速的多个主机控制器之间的交互。
发明内容
本发明涉及一种用于使具有不一致帧速的多个主机控制器同步的装置，包括：
以第一帧速访问存储器的第一通用串行总线(USB)主机控制器；
以不同于所述第一帧速的第二帧速访问所述存储器的第二USB主机控制器；以及
耦合到所述第一和第二USB主机控制器的部件，用于使所述第一和第二USB主机控制器的所述存储器访问以共同帧速同步。
本发明涉及一种用于使具有不一致帧速的多个主机控制器同步的系统，包括：
用于使第一USB主机控制器和第二USB主机控制器以共同帧速同步的输入/输出(I/O)控制器集线器，其中所述第一USB主机控制器具有第一帧速，而所述第二USB主机控制器具有第二帧速；以及
耦合到所述I/O控制器集线器的易失性存储器设备，用于存储与所述第一USB主机控制器关联的第一寄存器位和与所述第二USB主机控制器关联的第二寄存器位。
本发明涉及一种用于使具有不一致帧速的多个主机控制器同步的方法，包括：
使第一USB主机控制器以第一帧速进行多次存储器访问；以及
使第二USB主机控制器的多次存储器访问与所述第一USB主机控制器的所述多次存储器访问同步，其中所述第一帧速不同于所述第二USB主机控制器的不同步的帧速。
本发明涉及一种用于使具有不一致帧速的多个主机控制器同步的装置，包括：
用于实现多个USB主机控制器的多次存储器访问的部件，其中所述多个USB主机控制器可用于在不同步的计算环境中以两个以上帧速访问存储器；以及
用于使所述多个USB主机控制器的所述多次存储器访问以共同帧速同步的部件。
附图说明
附图的各图中举例而非限制性地说明本发明。
图1示出不同步的主机控制器的常规操作的时序图的一个实施例。
图2示出计算平台的一个实施例。
图3示出包括具有不一致帧速的多个主机控制器的输入/输出(I/O)控制器集线器的一个实施例。
图4示出用于使具有不一致帧速的多个主机控制器同步的同步方法的一个实施例。
图5示出同步主机控制器的操作的时序图的一个实施例。
图6示出用于使多个主机控制器同步的状态机的状态图的一个实施例。
图7示出用于使多个主机控制器同步的计算平台的一个备选实施例。
具体实施方式
以下描述阐述了众多具体细节，如特定系统、组件、方法等的实例，以便很好地理解本发明的几个实施例。但是，本领域的技术人员将明白，在没有这些具体细节的情况下，也可以实现本发明的至少一些实施例。在其它情况下，没有详细描述、或者只是以简单的框图格式介绍了熟知的组件或方法，以免不必要地使本发明晦涩难懂。因此，所阐述的具体细节只是例示性的。特定实现可以与这些例示性细节有所不同，并且仍期望在本发明的精神和范围内。
一个实施例通过改变通用串行总线(USB)主机控制器的存储器访问的时序(如直接存储器访问(DMA)帧)来促进降低平台功率消耗。例如，逻辑可以采用使得计算平台可以在比存储器访问不同步时更长的时间周期内保持处于诸如C3功率状态的低功率状态的方式来将来自多个USB主机控制器的存储器访问分组。一些实施例可以利用硬件，而其它实施例可以利用硬件和固件的组合，来使多个USB主机控制器同步。尽管以下描述经常提到USB主机控制器，但其它类型的控制器和实现也可以得益于相同或类似的实施例。
图1示出不同步的主机控制器的常规操作的时序图的一个实施例。在常规的计算平台中，多个USB主机控制器的帧计数器不会主动同步。因此，在非主动(inactive)的USB调度中，每个控制器独立地对系统存储器进行帧列表的控制器提取和随后的提取，从而可能会阻止其它平台组件进入低功率状态。
图1中示出的时序图描绘了三个不同步的USB主机控制器的存储器访问信号。在USB主机控制器不同步的情况下，它们相互独立地行动。每个USB主机控制器由主机软件单独启动。一旦启动后，每个USB主机控制器便执行新工作列表提取或帧开始，其中对于传统USB主机控制器为每1毫秒(ms)，而对于遵照USB 2.0标准的USB主机控制器为每125微秒(μs)。在最差的情况下，USB主机控制器可以在给定的时间间隔内以平均分散的间隔执行它们的提取。为方便起见，使用USB主机控制器#1的帧作为参考时间间隔。作为一个实例，这三个USB主机控制器的帧的分布导致USB主机控制器每1毫秒执行新帧和存储器访问三次。因此，在2毫秒的时间间隔内，这三个USB主机控制器可以在时间t1、t3、t5、t8、t10和t12启动新帧。类似地，USB主机控制器可以在时间t2、t4、t6、t9、t11和t13执行各个存储器访问。
即使个别USB主机控制器可能不需要处理器在每个帧的大部分时间处于高功率状态，但是所有USB控制器的复合系统存储器访问也会限制处理器可以进入低功率状态的时间量。例如，处理器会在C2功率状态花费任何给定帧的大部分时间，如时序图的底部所示。
提取或存储器访问在1ms时间间隔内的这种平均分散阻止处理器进入低功率状态，从而阻止功率保存。另外，比每1毫秒更频繁地执行存储器访问的USB主机控制器会进一步限制功率保存。例如，与每1毫秒启动新帧的USB主机控制器相比，每125微秒启动新帧并执行存储器访问的USB主机控制器限制了功率保存的可用时间，这是因为处理器每毫秒进入C2功率状态约8次。此外，以不同帧速操作的USB主机控制器的组合甚至更加妨碍功率保存。
图2示出计算平台10的一个实施例。所描绘的计算平台10包括经由处理器总线35耦合到图形和存储器控制器集线器(GMCH)30的中央处理单元(CPU)20。为方便起见，又将中央处理单元20称为处理器20。在一个实施例中，处理器20是可自Santa Clara，California的Intel公司获得的
Figure GSB00000085967700061
处理器系列中的处理器，包括
Figure GSB00000085967700062
IV处理器。或者，处理器20可以是另一类型的处理器。在另一个实施例中，处理器20可以包括多个处理器核。另外，在一些实施例中，图形和存储器控制器集线器30可以位于与处理器20相同的芯片中。此外，图形和存储器控制器集线器30可以为芯片中的所有核或处理器工作。或者，图形和存储器控制器集线器30可以包括为芯片中的不同核或处理器独立工作的不同部分。
所描绘的计算平台10还包括经由主干总线45耦合到图形和存储器控制器集线器30的输入/输出(I/O)控制器集线器(ICH)40。I/O控制器集线器40提供到位于计算平台10内或连接到计算平台10的I/O设备的接口。在一个实施例中，图形和存储器控制器集线器30和I/O控制器集线器40组合在单个芯片组中。或者，图形和存储器控制器集线器30和I/O控制器集线器40可以集成在单个芯片上，或者可以独立于芯片组来实现。在另一个实施例中，处理器20可以采用另一种方式直接连接到I/O控制器集线器40。I/O控制器集线器40的一个实例将在图3中示出并参照图3更详细地描述。
所描绘的计算平台10还包括经由存储器总线55耦合到图形和存储器控制器集线器30的存储器50以及经由图形总线65耦合到图形和存储器控制器集线器30的PCI express图形芯片60。在一个实施例中，存储器50可以是双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。或者，存储器50可以是另一类型的电子数据存储器。另外，存储器50可以与图形和存储器控制器集线器30及I/O控制器集线器40一起包含在芯片组中，或者也可以是独立的。在一个实施例中，存储器50可以称为计算平台10的主存储器。主存储器50用于存储数据和由数据信号表示的可由处理器20或包含在计算平台10中的任何其它设备执行的指令和代码序列。
再次提到处理器20，可以将驱动程序70存储在处理器上以促进一个或多个USB主机控制器的操作。另外，驱动程序70可以促进耦合到USB主机控制器的I/O设备的操作。在另一个实施例中，驱动程序70可以至少部分存储在存储器50上。
I/O控制器集线器40中可以保留一个或多个寄存器80以跟踪耦合到I/O控制器集线器40的每个USB主机控制器的状态，这将在下文论述。在一个实施例中，在寄存器中为每个USB主机控制器保留一个位以指示USB主机控制器的状态并触发USB主机控制器访问存储器50。例如，可以将位设为“0”以指示USB主机控制器的不活动状态。或者，可以将位设为“1”以指示USB主机控制器的活动状态。
在一个实施例中，可以将这些位称为运行位。在一个实施例中，活动USB主机控制器(由活动运行位指示)的数量会影响USB主机控制器的操作。当只有一个USB主机控制器活动时，操作可以正常进行，这个USB主机控制器启动并执行存储器访问。但是，当有2个或2个以上USB主机控制器活动(即，两个运行位设为“1”)时，可以使活动USB主机控制器同步以大约同时地执行提取。该同步可以使存储器访问随时间的分布最小化，由此使处理器20或计算平台10的其它组件处于低功率状态的时间量最大化。
图3示出包括具有不一致帧速的多个USB主机控制器110和120的I/O控制器集线器40的一个实施例。换句话说，USB主机控制器110和120不会固有地根据单个时间间隔执行存储器访问。在所描绘的实施例中，I/O控制器集线器40包括两种类型的USB集线器控制器。通用主机控制器接口(UHCI)控制器110是具有1毫秒(ms)帧速的传统USB主机控制器。与之相比，增强型主机控制器接口(EHCI)控制器120具有125微秒(μs)的帧速。尽管图中只示出两个UHCI控制器110和两个EHCI控制器120，但I/O控制器集线器40可以包括更多或更少的每种类型的USB主机控制器110和120。在另一个实施例中，I/O控制器集线器40还可以包括开放式主机控制器接口(OHCI)控制器或其它类型的控制器。
每个USB主机控制器110和120耦合到一个或多个USB端口160。USB设备(未示出)可以经由USB端口160连接到I/O控制器集线器40。每个UHCI控制器110配置成用于支持两个USB端口160。每个EHCI控制器120配置成用于灵活地支持多达六个USB端口160。例如，所示的其中一个EHCI控制器120服务于三个USB端口160，而另一个EHCI控制器120服务于五个USB端口160。在其它实施例中，其它类型的控制器可以支持更多或更少的端口。
所描绘的I/O控制器集线器40还包括USB帧同步控制逻辑130。为清楚起见，图3中排除了I/O控制器集线器40的其它可能的组件，但是I/O控制器集线器40的某些实现中也可以包含这些其它的可能组件。为方便起见，将USB帧同步控制逻辑130称为逻辑130。在一个实施例中，逻辑130在硬件中作为多个晶体管来实现。或者，逻辑130可以作为包括晶体管或其它硬件逻辑的硬件和固件的组合来实现。逻辑130与USB主机控制器110和120交互以便使通过USB主机控制器110和120进行的提取或存储器访问同步(单个USB主机控制器110或120所服务的USB端口160也通过相同的USB主机控制器110或120而相互同步)。另外，逻辑130可以影响何时设置特定USB主机控制器110或120的运行位以及何时识别该运行位。
图4示出用于使具有不一致帧速的多个主机控制器110和120同步的同步方法200的一个实施例。同步方法200的某些实施例可以结合图3中的I/O控制器集线器40来实现。备选实施例可以在包含具有不一致帧速的多个主机控制器110和120的其它系统中实现。
所描绘的同步方法200开始，并且逻辑130识别210 I/O控制器集线器40上的第一USB主机控制器110或120。为方便起见，对图4的描述利用第一控制器来表示最初执行其存储器访问的USB主机控制器110或120，并利用第二控制器来表示在第一控制器之后随后启动其存储器访问的另一个USB主机控制器110或120。但是，取决于何时将设备插入到各个USB端口160中以及对应的USB驱动程序70和其它主机软件何时识别USB设备，实例化特定USB主机控制器110和120的顺序可以有所不同。此外，第一控制器110可以是UHCI控制器110或EHCI控制器120或其它类型的主机控制器。类似地，第二控制器120可以是UHCI控制器110或EHCI控制器120或其它类型的主机控制器。
在一个实施例中，逻辑130识别210第一控制器，并设置220对应于第一控制器的运行位。接着，逻辑130执行230第一控制器的存储器访问。第一控制器的第一存储器访问无需、但也可以与另一个主机控制器110或120、全局帧计数器、或另一个同步信号同步。如果没有启动其它主机控制器110或120，则逻辑130可以继续以第一控制器110的帧速(如1ms或125μs)执行230存储器访问。或者，逻辑130可以按照共同的帧速执行230存储器访问，其中该共同的帧速经过标准化以适应不同的帧速，但它不同于第一控制器的固有帧速。
逻辑130随后确定240是否要通过USB驱动程序70来启动第二控制器，如果要，则设置250对应于第二控制器的运行位。然后，逻辑130等待260直到发生共同帧转变(transition)为止。在只有第一主机控制器工作的情况下，共同帧转变可以是第一控制器的任何随后的帧转变。或者，共同帧转变可以是适应第一和第二控制器的经过修改的帧转变。或者，逻辑130可以等待设置对应于第二控制器的运行位直到大约到达共同帧转变的时间为止。
在设置250完对应于第二控制器的运行位并且建立260了共同帧转变之后，逻辑130接着执行230第一和第二控制器的同步存储器访问。额外的控制器110或120可以采用类似的方式来与第一和第二控制器110和120同步。另外，例如当将USB设备从USB端口160拔出时，可以停用活动控制器，并且可以从操作中撤除对应的主机控制器110或120。剩余的主机控制器110和120可以继续以同步方式进行操作。或者，如果只有一个剩余主机控制器110或120，则逻辑130可以继续以共同帧速执行230存储器访问，或者可以按剩余主机控制器110或120的固有帧速执行230存储器访问。
在一个实施例中，可以通过在与EHCI主机控制器120的每第八个帧提取大约相同的时间执行UHCI主机控制器110的每个帧提取来使EHCI主机控制器120与UHCI主机控制器110同步。这在UHCI主机控制器110的每次存储器访问与EHCI主机控制器120的存储器访问同时发生、而不是在通过EHCI主机控制器120进行的提取之间发生的意义上使主机控制器110和120同步。例如，逻辑130可以跟踪EHCI主机控制器120的每八个提取，这是因为提取每125μs发生一次，所以八次提取跨越1毫秒的时间。在另一个实施例中，EHCI主机控制器120可以延迟提取，以使得存储器访问每1毫秒只发生一次，而不是每1毫秒发生八次。
尽管本文提到第一和第二主机控制器110和120，但提到第一和第二主机控制器110和120时只是代表多个主机控制器。本说明书和权利要求中提到第一和第二主机控制器110和120时不应只限于两个主机控制器，而是可以在所描述和/或主张权利的实施例中包括一个或多个额外主机控制器。其它实施例可以包括两个以上主机控制器110和120、UHCI主机控制器110和EHCI主机控制器120的不同组合、以及其它类型的主机控制器。
图5示出同步主机控制器110和120的操作的时序图300的一个实施例。时序图300示出第一主机控制器的第一存储器访问，它始于共同帧。尽管识别了第二和第三主机控制器，并且在第一帧期间设置了它们的运行位，但是直到第一与第二帧之间发生共同帧转变时才执行第二和第三主机控制器的存储器访问。在另一个实施例中，逻辑130可以等待，并大约在共同帧转变时、而不是在识别第二和第三控制器时设置第二和第三控制器的运行位。
另外，第三主机控制器代表EHCI控制器120或与传统主机控制器110相比每帧执行更多次存储器访问的其它类型的控制器。具体来说，图中将第三控制器示为在第二帧期间执行三次提取，而不是单次存储器访问。尽管第三控制器比第一和第二控制器执行更多次的存储器访问，但第三控制器仍可视为是与第一和第二控制器同步，因为第三控制器的存储器访问之一与第一和第二控制器的存储器访问同步。
接近时序图300的底部示出的复合系统存储器访问信号说明所有主机控制器110和120的存储器访问大约在每个共同帧开始时同步。这将I/O控制器集线器40阻止处理器10或其它系统组件进入诸如C3状态的低功率状态的时间量减至最少。尽管图5和1中的时序图只是示意性的，但是通过处理器10处于C3状态的累积的不间断时间可以看出图5的时序图300中的C3功率状态的延长时间的差异。还应注意，尽管图5的时序图300的第二帧的复合系统存储器访问似乎与图1的时序图的第二帧的复合系统存储器访问类似，但是这种表面上的相似并不表示性能也相似。图1的时序图示出各自以1毫秒的帧速访问系统存储器50的各个主机控制器110的复合系统存储器访问。与之相比，图5的时序图300示出除了以1毫秒的帧速访问系统存储器50的主机控制器110之外，以125微秒的帧速访问系统存储器50的主机控制器110的复合系统存储器访问。另外，即使具有不同帧速的主机控制器都实现了，但图1中的主机控制器110的系统存储器访问不同步，而图5中的主机控制器110同步。
图6示出用于使多个主机控制器110和120同步的状态机的状态图350的一个实施例。在一个实施例中，该状态机可以在逻辑130中实现。为了便于说明状态机的操作，图中将状态机示为是在称为第一控制器、第二控制器和第三控制器的三个独立的USB主机控制器110和120上操作。但是，其它实施例可以适应更多或更少的USB主机控制器110和120。另外，主机控制器110和120可以按照任何顺序实例化。
最初，所有三个USB主机控制器110和120都处于空闲状态355。一旦设置了第一控制器的运行位，便允许启动第一控制器。如上所述，运行位可以是存储在寄存器80中用于指示第一控制器已经启动并随后将以一定帧速开始提取的数据值。第一控制器运行时所处的状态称为“一个控制器”状态360。当识别了第二和第三控制器时，设置对应的运行位，但是直到观察到来自第一控制器的共同帧转变或帧开始标记时才选通第二和第三控制器。共同帧转变可以基于第一控制器的帧计数器或不同于第一控制器的帧计数器的全局帧计数器。当为第二和第三控制器设置了运行位并建立了共同帧转变时，状态机可以进入“两个控制器”状态370和“三个控制器”状态380。
在一个实施例中，逻辑130可以利用与每个USB主机控制器110和120有关的计时器来指示共同帧时间周期何时到期，从而指示帧开始标记。逻辑130可以识别来自其中一个USB主机控制器110或120的“计时器到期”或“计时器延期(timer rolled over)”指示，并利用该指示来指示逻辑130何时执行其它USB主机控制器110和120的提取。以此方式，不必使用新的软件，因为逻辑130可以观察来自每个USB主机控制器110或120的运行位和计时器指示以使多个USB主机控制器110和120同步。或者，也可以使用软件。在另一个实施例中，可以在逻辑130内实现全局帧计数器。
作为另一个实例，可以将USB帧同步控制逻辑130集成到诸如I/O控制器集线器40的I/O设备中，该I/O设备包括多个USB主机控制器110和120(如EHCI、UHCI和/或OHCI)。在一个实施例中，逻辑130包括到数个USB主机控制器110和120的输出接口以便阻止这些USB主机控制器110和120的帧计数器不同步地增加。逻辑130还可包括用于从每个USB主机控制器110和120接收指示每个USB主机控制器110或120何时开始新帧的信号的输入接口。该输入接口还可用于输入指示每个USB主机控制器110和120的运行位的当前值的信号。
在另一个实施例中，USB帧同步可以实现成使得在重设完成时，所有USB主机控制器110和120都空闲，同时它们的相应运行位清零，由此阻止来自USB主机控制器110和120的活动。当软件随后设置其中一个USB主机控制器110或120的运行位时，它的帧计数器就像正常一样开始，并且该USB主机控制器110或120将访问系统存储器50。当在不同的USB主机控制器110或120上设置随后的运行位时，随后这个USB主机控制器110或120的帧计数器不会立即开始。而是，USB帧同步控制逻辑130推迟帧计数器直到第一USB主机控制器110或120到达帧边界为止。可以实现类似的操作以在设置关联的运行位时使随后的USB主机控制器110和120同步。USB主机控制器110和120之间的这种帧同步使否则会不同步发生的对系统存储器50的帧列表存储器读取访问同步。在一个实施例中，如果帧不具有任何主动传递描述符，则在帧列表指针之后将存在很少(如果存在)的提取。另外，I/O控制器集线器40不会分发来自多个控制器110和120的请求，而是具有更加严格控制的时间周期，在该时间周期，所有控制器110和120同时分析它们各自的列表。在调度很少或不调度USB业务的时间周期，计算平台10可以转变为低功率状态。否则，这些时间可能会通过不同步控制器110和120的随机存储器活动来表征，由此阻止计算平台10转变为低功率状态。
在一个实施例中，上文描述的帧同步可以减少USB主机控制器110和120的存储器访问占用量以便允许计算平台10的其它组件更频繁地进入到低功率状态并在低功率状态停留延长的时间周期。低平台功率在包括移动平台在内的各种计算平台中非常有价值。此外，当在计算平台10中增加额外USB主机控制器110和120以解决新的主动行动(initiatives)时，帧同步的效果还可进一步增加平台性能。而且，采用软件透明的方式来支配独立USB主机控制器110和120之间的交互以便使它们的帧计数器同步的能力可以向计算平台10提供更低的功率。
图7示出用于使多个主机控制器110和120同步的计算平台400的一个备选实施例。在一个实施例中，计算平台400可以是移动设备。移动设备的实例包括由用于向移动设备提供直流(DC)电压并单独位于移动设备内的诸如燃料电池或蓄电池的DC电源供电的膝上型计算机、蜂窝电话、个人数字助理、或具有板上处理能力和无线通信能力的其它类似设备。另外，DC电源可以周期性地再充电。
在一个实施例中，计算机系统400包括用于传送信息的通信机构或总线411、以及与总线411耦合以处理信息的诸如主处理单元412的集成电路组件。计算机系统400中的其中一个或多个组件或设备(如主处理单元412或芯片组436)可以促进帧同步。主处理单元412可以包括作为一个单元一起工作的一个或多个处理器核。
计算机系统400还包括耦合到总线411以用于存储信息和待由主处理单元412执行的指令的随机存取存储器(RAM)或其它动态存储设备404(称为主存储器)。主存储器404还可用于在主处理单元412执行指令期间存储临时变量或其它中间信息。计算机系统400还包括耦合到总线411以用于存储主处理单元412的静态信息和指令的只读存储器(ROM)和/或其它静态存储设备406。静态存储设备406可以存储操作系统(OS)层和应用层软件。
固件403可以是软件和诸如电子可编程只读存储器(EPROM)的硬件的组合，它具有用于记录在EPROM上的例行程序的操作。固件403可以包括嵌入式基础代码、基本输入/输出系统代码(BIOS)或其它类似代码。固件403使得计算机系统400可以引导它本身。
另外，计算机系统400可以耦合到或具有一体式显示设备421，如阴极射线管(CRT)或液晶显示器(LCD)，它耦合到总线411以向计算机用户显示信息。在一个实施例中，芯片组436可以与显示设备421对接。
包括字母数字和其它键的字母数字输入设备(键盘)422也可以耦合到总线411以用于向主处理单元412传送信息和命令选择。此外，诸如鼠标、跟踪球、跟踪板、光笔或光标方向键的光标控制设备423可以耦合到总线411以用于向主处理单元412传送方向信息和命令选择并控制光标在显示设备421上的移动。在一个实施例中，芯片组436可以与输入/输出设备对接(interface)。类似地，能够进行文件的硬拷贝的设备424(如打印机、扫描仪、复印机等)也可以与输入/输出芯片组436和总线411交互。
诸如蓄电池和交流电(AC)适配器电路的电源也可以耦合到总线411。此外，诸如扬声器和/或麦克风(未示出)的录音和回放设备可以可选地耦合到总线411以与计算机系统400音频对接。无线通信模块425也可以耦合到总线411。无线通信模块425可以采用无线应用协议(WAP)来建立无线通信通道。无线通信模块425可以实现无线联网标准，如在1999年由电气和电子工程师协会(IEEE)发布的IEEE802.11标准IEEE std.802.11-1999。在其它实施例中，可以在计算机系统400内实现其它类型的无线技术。
在一个实施例中，可以将用于促进计算机系统400的操作的软件嵌入到机器可读介质上。机器可读介质包括用于以机器(例如，计算机、网络设备、个人数字助理、制作工具、具有一个或多个处理器的任何设备等)可访问的形式提供(即，存储和/或传送)信息的任何机构。例如，机器可读介质可以包括可刻录/不可刻录的介质(例如，包括固件的只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪速存储器设备等)、以及电、光、声、或其它形式的传播信号(如载波、红外信号、数字信号等)等。
本发明的实施例包括如上所述的各种操作。这些操作可以通过硬件组件、软件、固件或其组合来执行。本文所用的术语“耦合到”可以表示直接耦合，或通过一个或多个中间组件间接耦合。通过本文描述的各种总线提供的任何信号可以与其它信号时间复用并通过一条或多条公共总线提供。另外，电路组件或块之间的互连可以作为总线或单信号线示出。或者，其中每条总线可以是一条或多条单信号线，并且其中每条单信号线可以是总线。
尽管按照特定顺序示出和描述了方法的操作，但每种方法的操作顺序可以改变，以使得可以按照相反的顺序执行某些操作，或使得某些操作可以至少部分与其它操作同时执行。在另一个实施例中，不同操作的指令或子操作可以按照间断和/或交替方式执行。
在以上说明书中，参照本发明具体示例性实施例描述了本发明。但是，显而易见的是，在不偏离如随附权利要求所述的本发明的更广精神和范围的情况下，可以对本发明做出各种修改和改变。因此，应将本说明书和附图视为是具说明性而不是限制性的意义。

Claims (22)

1.一种用于使具有不一致帧速的多个主机控制器同步的装置，包括：
以第一帧速访问存储器的第一通用串行总线(USB)主机控制器；
以不同于所述第一帧速的第二帧速访问所述存储器的第二USB主机控制器；以及
耦合到所述第一和第二USB主机控制器的部件，用于使所述第一和第二USB主机控制器的所述存储器访问以共同帧速同步。
2.如权利要求1所述的装置，其中所述第一和第二USB主机控制器之一是初始主机控制器，而所述第一和第二USB主机控制器中的另一个主机控制器是随后主机控制器，所述部件可用于允许所述初始主机控制器在为所述初始主机控制器设置第一运行位的第一时间以及在随后的时间访问所述存储器。
3.如权利要求2所述的装置，其中所述部件还可用于阻止所述随后主机控制器访问所述存储器，直到为所述随后主机控制器设置第二运行位并使所述随后主机控制器的存储器访问与所述初始主机控制器的随后的多个存储器访问时间之一同步为止。
4.如权利要求3所述的装置，还包括耦合到所述部件以存储所述第一和第二运行位的寄存器。
5.如权利要求4所述的装置，其中所述部件还可用于在所述初始主机控制器的所述随后的多个存储器访问时间之一存储所述第二运行位。
6.如权利要求4所述的装置，其中所述部件还可用于在所述初始主机控制器的所述随后的多个存储器访问时间中的两个存储器访问时间之间的时间存储所述第二运行位。
7.如权利要求3所述的装置，其中所述部件还可用于允许所述初始主机控制器在所述随后主机控制器的同步之前以所述第一帧速或所述共同帧速访问所述存储器。
8.如权利要求1所述的装置，其中所述部件包括全局帧计数器，所述全局帧计数器用于指示在以所述共同帧速的连续同步帧之间的转变。
9.如权利要求1所述的装置，其中所述共同帧速包括等于所述第一和第二帧速之一的帧速。
10.如权利要求1所述的装置，其中所述共同帧速比所述第一和第二帧速慢。
11.如权利要求1所述的装置，其中：
所述第一USB主机控制器包括通用主机控制器接口UHCI控制器，并且所述第一帧速为1毫秒；并且
所述第二USB主机控制器包括增强型主机控制器接口EHCI控制器，并且所述第二帧速为125微秒。
12.一种用于使具有不一致帧速的多个主机控制器同步的系统，包括：
用于使第一USB主机控制器和第二USB主机控制器以共同帧速同步的输入/输出(I/O)控制器集线器，其中所述第一USB主机控制器具有第一帧速，而所述第二USB主机控制器具有第二帧速；以及
耦合到所述I/O控制器集线器的易失性存储器设备，用于存储与所述第一USB主机控制器关联的第一寄存器位和与所述第二USB主机控制器关联的第二寄存器位。
13.如权利要求12所述的系统，还包括耦合到所述I/O控制器集线器以执行来自USB设备的驱动程序的指令的中央处理单元(CPU)，其中所述USB设备耦合到所述第一和第二USB主机控制器之一。
14.如权利要求13所述的系统，其中所述第一USB主机控制器包括通用主机控制器接口UHCI控制器，所述第二USB主机控制器包括增强型主机控制器接口EHCI控制器，并且所述共同帧速为1毫秒。
15.一种用于使具有不一致帧速的多个主机控制器同步的方法，包括：
使第一USB主机控制器以第一帧速进行多次存储器访问；以及
使第二USB主机控制器的多次存储器访问与所述第一USB主机控制器的所述多次存储器访问同步，其中所述第一帧速不同于所述第二USB主机控制器的不同步的帧速。
16.如权利要求15所述的方法，还包括：
将所述第一和第二USB主机控制器之一标识为初始主机控制器；以及
设置所述初始主机控制器的运行位。
17.如权利要求16所述的方法，还包括：
将所述第一和第二USB主机控制器中的另一个USB主机控制器标识为随后主机控制器；
在所述初始主机控制器的第一和第二帧转变之间设置所述随后主机控制器的运行位；以及
阻止所述随后主机控制器执行所述第二主机控制器的所述多次存储器访问中的第一次存储器访问直到所述初始主机控制器的所述第二帧转变为止。
18.如权利要求16所述的方法，还包括：
在所述初始主机控制器的第一和第二帧转变之间将所述第一和第二USB主机控制器中的另一个USB主机控制器标识为随后主机控制器；
使所述随后主机控制器的运行位在所述初始主机控制器的所述第一和第二帧转变之间保持为零；以及
在所述初始主机控制器的所述第二帧转变时设置所述随后主机控制器的运行位。
19.如权利要求15所述的方法，还包括：
在所述第一和第二USB主机控制器的同步的多次存储器访问期间在正常的功率状态操作计算平台；以及
在所述第一和第二USB主机控制器的同步的多次存储器访问中的连续存储器访问之间在低功率状态操作所述计算平台。
20.一种用于使具有不一致帧速的多个主机控制器同步的装置，包括：
用于实现多个USB主机控制器的多次存储器访问的部件，其中所述多个USB主机控制器可用于在不同步的计算环境中以两个以上帧速访问存储器；以及
用于使所述多个USB主机控制器的所述多次存储器访问以共同帧速同步的部件。
21.如权利要求20所述的装置，还包括用于使所述多次存储器访问的连续存储器访问之间的时间量最大化的部件。
22.如权利要求21所述的装置，其中所述多个USB主机控制器在同步计算平台内耦合，所述装置还包括用于在所述连续存储器访问之间的时间期间将所述同步计算平台置于低功率状态的部件。
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