CN101686053A - 采用键合线作为振荡器电感的频率自校正锁相环 - Google Patents
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- 238000012937 correction Methods 0.000 title claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 57
- 238000005538 encapsulation Methods 0.000 claims description 12
- 238000003466 welding Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 3
- 238000006880 cross-coupling reaction Methods 0.000 claims description 2
- 238000001914 filtration Methods 0.000 claims description 2
- 230000008901 benefit Effects 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 101100084902 Mus musculus Psmd14 gene Proteins 0.000 description 3
- 101150057849 Padi1 gene Proteins 0.000 description 3
- 101150092599 Padi2 gene Proteins 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 101150030164 PADI3 gene Proteins 0.000 description 2
- 101150094373 Padi4 gene Proteins 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229940034880 tencon Drugs 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种采用键合线作为压控振荡器电感的具有频率自校正功能的电荷泵锁相环，该锁相环采用键合线作为电感电容谐振腔型压控振荡器的电感，具有低功耗、低噪声、芯片面积小的优点；压控振荡器的控制电压输入端和压控振荡器的电容阵列之间连接频率自校正环路，实现谐振频率自校正功能，消除了键合线造成的谐振频率不准的问题；压控振荡器的控制电压输入端连接环路滤波器，该环路滤波器采用宽带环路滤波器和窄带环路滤波器进行带宽动态切换，在不影响锁相环相位噪声和杂散性能的情况下，加快了谐振频率自校正的速度。
Description
技术领域
本发明涉及锁相环技术领域，特别涉及一种采用电感电容谐振腔型压控振荡器的电荷泵锁相环，具体为一种采用键合线作为压控振荡器电感的频率自校正电荷泵锁相环。
背景技术
在目前常用的电荷泵锁相环中，压控振荡器的功耗占据了整个锁相环功耗的大部分，并且压控振荡器的相位噪声直接决定了锁相环的带外噪声，所以降低压控振荡器的功耗和噪声对于降低整个锁相环的功耗和噪声至关重要。在CMOS(Complementaty Metal OxideSemiconductor，互补式金属氧化层半导体)工艺下，压控振荡器分为两大类：电感电容谐振腔振荡器和环形振荡器。电感电容谐振腔振荡器噪声小，但因为其集成电感的面积大，所以占据的芯片面积大；环形振荡器占用芯片面积小，但噪声大。
对于压控振荡器，传统的降低功耗的方法都是在CMOS电路部分进行优化。例如，在2008年11月19日至21日召开的TENCON会议论文集的第1～5页中“0.4V CMOS based low power voltage controlled ringoscillator for medical applications”一文对环形振荡器的单元电路进行亚阈值设计，但亚阈值电路可靠性差，加上环形振荡器的噪声大，所以采用亚阈值电路的压控振荡器噪声大，而且不能有效的降低功耗。再例如，在2007年12月11日至14日召开的Micowave会议论文集的第1～4页中“A Sub-1V Low Power V-Band CMOS VCO WithSelf-Body-Bias”一文对电感电容谐振腔振荡器采用衬底自偏置技术进行改进，通过把NMOS(N-Metal Oxide Semiconductor，N型金属氧化层半导体)管的衬底接一正的偏压来降低NMOS管的阈值电压，进而降低压控振荡器的功耗，但是电路的噪声会耦合到衬底中，造成压控振荡器的噪声性能差，而且容易造成NMOS管的反相击穿和自锁效应，所以这样的自偏置设计的缺点是噪声高、可靠性差，而且不能有效地降低功耗。
发明内容
本发明要解决的技术问题在于提供一种采用键合线作为振荡器电感的频率自校正锁相环，以克服现有技术中压控振荡器的低功耗和低噪声不能兼得的缺陷。
为解决上述技术问题，本发明的技术方案为提供一种采用键合线作为振荡器电感的频率自校正锁相环，该锁相环包括：
压控振荡器，该压控振荡器为电感电容谐振腔振荡器，该压控振荡器采用键合线作为电感，用于降低压控振荡器的功耗和噪声；该压控振荡器的控制电压输入端和压控振荡器的电容阵列之间连接频率自校正环路，用于对压控振荡器的谐振频率进行自校正；
环路滤波器，该环路滤波器的输出端连接压控振荡器的控制电压输入端，该环路滤波器采用宽带环路滤波器和窄带环路滤波器进行带宽动态切换，在锁相环正常工作时，该环路滤波器的带宽设为窄带模式，减小锁相环的带内相位噪声和杂散，在锁相环频率自校正过程中，也就是在压控振荡器的谐振频率自校正过程中，该环路滤波器的带宽设为宽带模式，加快锁相环频率自校正的速度；
缓冲器，该缓冲器的输入端连接所述压控振荡器的输出端，该缓冲器的输出端为锁相环的输出端；
调制器，接收分频比控制字；
分频器，缓冲器的输出端和调制器的输出端分别连接该分频器的两个输入端；
鉴频鉴相器，分频器的输出端和锁相环参考频率源分别连接该鉴频鉴相器的两个输入端；
电荷泵，该电荷泵的输入端连接鉴频鉴相器的输出端，该电荷泵的输出端连接环路滤波器的输入端。
其中，压控振荡器具体包括：
两个PMOS管，两个PMOS管的源极接在电源正电压上，第一PMOS管的栅极与第二PMOS管的漏极相连，第二PMOS管的栅极与第一PMOS管的漏极相连；
四个NMOS管，第一NMOS管的栅极与第二NMOS管的漏极相连，第二NMOS管的栅极与第一NMOS管的漏极相连，第一NMOS管的漏极与第一PMOS管的漏极相连，第二NMOS管的漏极与第二PMOS管的漏极相连，第一NMOS管的源极和第二NMOS管的源极相连后与第三NMOS管的漏极相连，第三NMOS管的栅极与第四NMOS管的栅极相连，第三NMOS管的源极和第四NMOS管的源极接地，第四NMOS管的栅极和漏极相连；
四个焊盘，两个输出焊盘和两个封装焊盘，第一输出焊盘连接第一PMOS管的漏极和所述压控振荡器的输出端口，第二输出焊盘连接第二PMOS管的漏极和所述压控振荡器的输出端口，两个封装焊盘在压控振荡器封装时相连；
两根键合线，第一键合线连接第一输出焊盘和一个封装焊盘，第二键合线连接第二输出焊盘和另一个封装焊盘；
电容阵列，连接两个PMOS管的漏极、第一NMOS管的漏极、第二NMOS管的漏极和两个输出焊盘，电容阵列的控制端接收所述频率自校正环路输出的控制字来控制电容的大小，从而实现压控振荡器的谐振频率的自校正；
两个PMOS管、第一NMOS管和第二NMOS管构成交叉耦合管，为振荡器提供负阻；第三NMOS管和第四NMOS管构成镜像电流源，为振荡器提供电流；两根键合线和电容阵列构成电感电容谐振腔，谐振腔的总电容值就是电容阵列的电容值，谐振腔的总电感值就是两根键合线的电感值之和。
其中，频率自校正环路具体包括：
两个迟滞比较器，第一迟滞比较器的反相输入端和第二迟滞比较器的同相输入端接收压控振荡器的控制电压，第一迟滞比较器的同相输入端和第二迟滞比较器的反相输入端连接基准电压；
逻辑电路，逻辑电路的输入端连接两个迟滞比较器的输出端，逻辑电路的输出端连接压控振荡器的电容阵列的控制端；
压控振荡器的控制电压输出至两个迟滞比较器，分别与两个基准电压作比较，比较的结果通过逻辑电路转换成控制字来控制压控振荡器的电容阵列，增大或减小电容阵列的电容值，直到压控振荡器的谐振频率自校正完毕。
其中，电容阵列可由多个开关电容单元并联而成。
其中，控制字可为7位，第n位控制2n-1个并联开关电容单元，即第1位控制1个开关电容单元，第2位控制2个并联开关电容单元，第3位控制4个并联开关电容单元，第4位控制8个并联开关电容单元，第5位控制16个并联开关电容单元，第6位控制32个并联开关电容单元，第7位控制64个并联开关电容单元，所述电容阵列的电容值在0～127个电容单元之间变化，变化的步长为一个电容单元。
其中，环路滤波器具体包括：
宽带环路滤波器、窄带环路滤波器和两个数据通路选择器，两个数据通路选择器的控制端连接带宽模式控制字，第一数据通路选择器有一个输入端和两个输出端，第一数据通路选择器的输入端连接电荷泵的输出端，第一数据通路选择器的一个输出端连接宽带环路滤波器的输入端，第一数据通路选择器的另一个输出端连接窄带环路滤波器的输入端，第二数据通路选择器有两个输入端和一个输出端，第二数据通路选择器的一个输入端连接宽带环路滤波器的输出端，第二数据通路选择器的另一个输入端连接窄带环路滤波器的输出端，第二数据通路选择器的输出端连接压控振荡器的控制电压输入端。
与现有技术相比，本发明的技术方案具有如下优点：采用键合线作为压控振荡器的电感，能显著地降低压控振荡器的功耗和相位噪声，由于不需在芯片内部采用集成电感，所以芯片的面积也能大大的减小，同时，因为键合线在芯片封装中是少不了的，所以采用键合线作电感并不增加额外的开销，也不影响芯片的集成度；另外，采用频率自校正环路对压控振荡器的谐振频率进行自校正，在压控振荡器频率偏差较大时仍能实现锁相环的成功锁定；采用能动态切换带宽的环路滤波器，在不影响锁相环相位噪声和杂散性能的情况下，能加快锁相环频率自校正的速度。
附图说明
图1是本发明实施例的采用键合线作为振荡器电感的频率自校正锁相环电路框图；
图2是本发明实施例的采用键合线作为电感的压控振荡器的电路图；
图3是本发明实施例的压控振荡器的电容阵列电路图；
图4是本发明实施例的能动态切换带宽的环路滤波器电路图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明实施例的采用键合线作为振荡器电感的频率自校正锁相环电路框图如图1所示，鉴频鉴相器的输出端连接电荷泵的输入端，电荷泵的输出端连接能动态切换带宽的环路滤波器的输入端，能动态切换带宽的环路滤波器的输出端连接采用键合线作电感的压控振荡器的控制电压输入端，采用键合线作电感的压控振荡器的输出端连接缓冲器的输入端，缓冲器的输出端为整个锁相环的输出端；分频比控制字输入到∑-Δ调制器的输入端，缓冲器的输出端和∑-Δ调制器的输出端分别连接分频器的两个输入端，分频器的输出端和参考时钟分别连接鉴频鉴相器的两个输入端；采用键合线作电感的压控振荡器的控制电压输入端和压控振荡器的电容阵列的控制端之间连接频率自校正环路，采用键合线作电感的压控振荡器的控制电压分别连接到频率自校正环路迟滞比较器Comp1的反相输入端和频率自校正环路迟滞比较器Comp2的同相输入端，迟滞比较器Comp1的同相输入端接基准电压Vref1，迟滞比较器Comp2的反相输入端接基准电压Vref2，迟滞比较器Comp1和迟滞比较器Comp2的输出端接逻辑电路的输入端，逻辑电路输出接压控振荡器的电容阵列的控制端。
频率自校正环路的工作原理是，锁相环锁定之后，压控振荡器的控制电压Vc输出至迟滞比较器Comp1、Comp2，分别与基准电压Vref1、Vref2作比较，其中基准电压Vref1高于基准电压Vref2。当压控振荡器的输出频率偏低时，控制电压Vc高于基准电压Vref1，迟滞比较器Comp1输出低电平0，迟滞比较器Comp2输出高电平1，比较的结果通过逻辑电路转换成控制字来控制压控振荡器的电容阵列，减小压控振荡器的电感电容谐振腔中总电容值，这样下次锁定时压控振荡器的控制电压Vc会减小；当压控振荡器的输出频率偏高时，控制电压Vc低于基准电压Vref2，迟滞比较器Comp1输出高电平1，迟滞比较器Comp2输出低电平0，比较的结果通过逻辑电路转换成控制字来控制压控振荡器的电容阵列，增大压控振荡器的电感电容谐振腔中总电容值，这样下次锁定时压控振荡器的控制电压Vc会增大；当压控振荡器输出频率准确时，控制电压Vc在基准电压Vref1和基准电压Vref2之间，迟滞比较器Comp1输出高电平1，迟滞比较器Comp2输出高电平1，这时保持原来的控制字不变，电感电容谐振腔的总电容值保持不变，压控振荡器的输出频率不变。每次调整压控振荡器的电容阵列后，锁相环重新锁定，控制电压Vc重新达到稳定，迟滞比较器Comp1和迟滞比较器Comp2再次输出比较结果至逻辑电路，转换成新的控制字来控制压控振荡器的电容阵列，如此循环，直到迟滞比较器Comp1和迟滞比较器Comp2同时输出高电平1为止，自校正完毕。
本实施例的锁相环采用键合线作为电感电容谐振腔型压控振荡器的电感，具有低功耗、低噪声、芯片面积小的优点；采用频率自校正环路实现谐振频率自校正功能，消除了键合线造成的谐振频率不准的问题；采用能动态切换带宽的环路滤波器，在不影响锁相环相位噪声和杂散性能的情况下，加快了谐振频率自校正的速度。
本发明实施例的采用键合线作为电感的压控振荡器的电路图如图2所示，PMOS管M1、M2的源极接在电源正电压上，PMOS管M1的栅极与PMOS管M2的漏极相连，PMOS管M2的栅极和PMOS管M1的漏极相连；NMOS管M3的栅极与NMOS管M4的漏极相连，NMOS管M4的栅极与NMOS管M3的漏极相连，NMOS管M3的漏极与PMOS管M1的漏极相连，NMOS管M4的漏极与PMOS管M2的漏极相连，NMOS管M3的源极和NMOS管M4的源极相连后与NMOS管M6的漏极相连；NMOS管M5的栅极和NMOS管M6的栅极相连，NMOS管M5的源极和NMOS管M6的源极接地，NMOS管M5的栅极与漏极相连。PMOS管M1的漏极连接压控振荡器的输出焊盘Pad1，PMOS管M2的漏极连接压控振荡器的输出焊盘Pad2；输出焊盘Pad1与封装焊盘Pad3通过键合线电感L1相连，输出焊盘Pad2与封装焊盘Pad4通过键合线电感L2相连；封装焊盘Pad3和封装焊盘Pad4在封装时相连。
本实施例的压控振荡器中电感电容谐振腔的总电容值就是电容阵列的电容值，总电感值就是键合线电感L1、L2的电感值之和。由于键合线电感的品质因数比普通片内电感的品质因数高得多，所以压控振荡器起振所需的功耗可以显著降低，并且能够显著地降低噪声。但是键合线电感L1、L2的长度、材质随封装工艺的不同而不同，这会造成谐振腔中总的电感值不准确，并且输出焊盘Pad1、Pad2处的寄生电容也随加工工艺的不同而不同，这会造成谐振腔中总电容的值不准确，这样就会造成压控振荡器谐振频率不准，频率偏差太大时会使锁相环锁不住，所以就需要采用如图1所示的频率自校正环路进行频率自校正。
本发明实施例的压控振荡器的电容阵列电路图如图3所示，电容阵列由开关电容单元C0并联而成，开关电容单元C0的工作原理是，晶体管Ms1为开关管，当控制字Csw0为高电平1时，晶体管Ms2和晶体管Ms3导通，将A和B节点接地，这时晶体管Ms1的栅极接高电平，晶体管Ms1的源极和漏极接地，晶体管Ms1导通，电容C0n和电容C0p对于谐振腔完全有效；当控制字Csw0为低电平0时，晶体管Ms2和晶体管Ms3关闭，晶体管Ms1也关闭，这时电容C0n和电容C0p对于谐振腔是无效的。电容阵列的工作原理是，整个电容阵列通过7位控制字Csw0、Csw1、Csw2、Csw3、Csw4、Csw5、Csw6控制，其中控制字Csw0控制1个开关电容单元C0，控制字Csw1控制2个并联的开关电容单元C0，控制字Csw2控制4个并联的开关电容单元C0，控制字Csw3控制8个并联的开关电容单元C0，控制字Csw4控制16个并联的开关电容单元C0，控制字Csw5控制32个并联的开关电容单元C0，控制字Csw6控制64个并联的开关电容单元C0。这样电容阵列的总电容值可以在0～127个电容单元之间变化，变化的步长为一个电容单元。
本发明实施例的能动态切换带宽的环路滤波器的电路图如图4所示，带宽模式控制字Lfsw连接到数据通路选择器Mux1、Mux2的控制端S，电荷泵的输出端连接到数据通路选择器Mux1的输入端I，数据通路选择器Mux1的输出端O1连接到宽带环路滤波器的输入端，数据通路选择器Mux1的输出端O0连接到窄带环路滤波器的输入端，宽带环路滤波器的输出端连接到数据通路选择器Mux2的输入端I1，窄带环路滤波器的输出端连接到数据通路选择器Mux2的输入端I0，数据通路选择器Mux2的输出端连接到压控振荡器的控制电压输入端。
本实施例的环路滤波器的工作原理为，对于数据通路选择器Mux1，当控制字Lfsw向控制端S输入高电平1时，输入端I和输出端O1之间导通，输入端I和输出端O0之间切断；当控制字Lfsw向控制端S输入低电平0时，输入端I和输出端O1之间切断，输入端I和输出端O0之间导通；对于数据通路选择器Mux2，当控制字Lfsw向控制端S输入高电平1时，输入端I1和输出端O之间导通，输入端I0和输出端O之间切断；当控制字Lfsw向控制端S输入低电平0时，输入端I1和输出端O之间切断，输入端I0和输出端O之间导通。当锁相环处于正常工作状态时，控制字Lfsw置0，输入信号Lin经数据通路选择器Mux1的输入端I和输出端O0之间的通路流向窄带环路滤波器，然后经过数据通路选择器Mux2的输入端I0与输出端O之间的通路输出，此时环路滤波器工作在窄带模式，可以减小锁相环的带内相位噪声和杂散；当锁相环处于校正状态时，控制字Lfsw置1，输入信号Lin经数据通路选择器Mux1的输入端I和输出端O1之间的通路流向宽带环路滤波器，然后经过数据通路选择器Mux2的输入端I1与输出端O之间的通路输出，此时环路滤波器工作在宽带模式，可以减小锁相环的自校正时间。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1、一种采用键合线作为振荡器电感的频率自校正锁相环，其特征在于，所述锁相环包括：
压控振荡器，所述压控振荡器为电感电容谐振腔振荡器，所述压控振荡器采用键合线作为电感，用于降低压控振荡器的功耗和噪声，所述压控振荡器的控制电压输入端和压控振荡器的电容阵列之间连接频率自校正环路，用于对所述压控振荡器的谐振频率进行自校正；
环路滤波器，所述环路滤波器的输出端连接所述压控振荡器的控制电压输入端，所述环路滤波器采用宽带环路滤波器和窄带环路滤波器进行带宽动态切换，在锁相环正常工作时，所述环路滤波器的带宽设为窄带模式，减小锁相环的带内相位噪声和杂散，在锁相环频率自校正过程中，所述环路滤波器的带宽设为宽带模式，加快锁相环频率自校正的速度；
缓冲器，所述缓冲器的输入端连接所述压控振荡器的输出端，所述缓冲器的输出端为锁相环的输出端；
调制器，接收分频比控制字；
分频器，所述缓冲器的输出端和所述调制器的输出端分别连接所述分频器的两个输入端；
鉴频鉴相器，所述分频器的输出端和锁相环参考频率源分别连接所述鉴频鉴相器的两个输入端；
电荷泵，所述电荷泵的输入端连接所述鉴频鉴相器的输出端，所述电荷泵的输出端连接所述环路滤波器的输入端。
2、如权利要求1所述的采用键合线作为振荡器电感的频率自校正锁相环，其特征在于，所述压控振荡器具体包括：
两个PMOS管，两个PMOS管的源极接在电源正电压上，第一PMOS管的栅极与第二PMOS管的漏极相连，第二PMOS管的栅极与第一PMOS管的漏极相连；
四个NMOS管，第一NMOS管的栅极与第二NMOS管的漏极相连，第二NMOS管的栅极与第一NMOS管的漏极相连，第一NMOS管的漏极与第一PMOS管的漏极相连，第二NMOS管的漏极与第二PMOS管的漏极相连，第一NMOS管的源极和第二NMOS管的源极相连后与第三NMOS管的漏极相连，第三NMOS管的栅极与第四NMOS管的栅极相连，第三NMOS管的源极和第四NMOS管的源极接地，第四NMOS管的栅极和漏极相连；
四个焊盘，两个输出焊盘和两个封装焊盘，第一输出焊盘连接第一PMOS管的漏极和所述压控振荡器的输出端口，第二输出焊盘连接第二PMOS管的漏极和所述压控振荡器的输出端口，两个封装焊盘在压控振荡器封装时相连；
两根键合线，第一键合线连接第一输出焊盘和一个封装焊盘，第二键合线连接第二输出焊盘和另一个封装焊盘；
电容阵列，连接两个PMOS管的漏极、第一NMOS管的漏极、第二NMOS管的漏极和两个输出焊盘，电容阵列的控制端接收所述频率自校正环路输出的控制字来控制电容的大小，从而实现压控振荡器的谐振频率的自校正；
两个PMOS管、第一NMOS管和第二NMOS管构成交叉耦合管，为振荡器提供负阻；第三NMOS管和第四NMOS管构成镜像电流源，为振荡器提供电流；两根键合线和电容阵列构成电感电容谐振腔，谐振腔的总电容值就是电容阵列的电容值，谐振腔的总电感值就是两根键合线的电感值之和。
3、如权利要求2所述的采用键合线作为振荡器电感的频率自校正锁相环，其特征在于，所述频率自校正环路具体包括：
两个迟滞比较器，第一迟滞比较器的反相输入端和第二迟滞比较器的同相输入端接收压控振荡器的控制电压，第一迟滞比较器的同相输入端和第二迟滞比较器的反相输入端连接基准电压；
逻辑电路，所述逻辑电路的输入端连接两个迟滞比较器的输出端，逻辑电路的输出端连接压控振荡器的电容阵列的控制端；
所述压控振荡器的控制电压输出至两个迟滞比较器，分别与两个基准电压作比较，比较的结果通过逻辑电路转换成控制字来控制所述压控振荡器的电容阵列，增大或减小电容阵列的电容值，直到压控振荡器的谐振频率自校正完毕。
4、如权利要求3所述的采用键合线作为振荡器电感的频率自校正锁相环，其特征在于，所述电容阵列由多个开关电容单元并联而成。
5、如权利要求4所述的采用键合线作为振荡器电感的频率自校正锁相环，其特征在于，所述控制字为7位，第1位控制1个开关电容单元，第2位控制2个并联开关电容单元，第3位控制4个并联开关电容单元，第4位控制8个并联开关电容单元，第5位控制16个并联开关电容单元，第6位控制32个并联开关电容单元，第7位控制64个并联开关电容单元，所述电容阵列的电容值在0～127个电容单元之间变化，变化的步长为一个电容单元。
6、如权利要求1所述的采用键合线作为振荡器电感的频率自校正锁相环，其特征在于，所述环路滤波器具体包括：
宽带环路滤波器、窄带环路滤波器和两个数据通路选择器，两个数据通路选择器的控制端连接带宽模式控制字，第一数据通路选择器有一个输入端和两个输出端，第一数据通路选择器的输入端连接所述电荷泵的输出端，第一数据通路选择器的一个输出端连接所述宽带环路滤波器的输入端，第一数据通路选择器的另一个输出端连接所述窄带环路滤波器的输入端，第二数据通路选择器有两个输入端和一个输出端，第二数据通路选择器的一个输入端连接所述宽带环路滤波器的输出端，第二数据通路选择器的另一个输入端连接所述窄带环路滤波器的输出端，第二数据通路选择器的输出端连接所述压控振荡器的控制电压输入端。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910088883A CN101686053A (zh) | 2009-07-21 | 2009-07-21 | 采用键合线作为振荡器电感的频率自校正锁相环 |
| CN2010101385408A CN101807914B (zh) | 2009-07-21 | 2010-03-22 | 采用键合线作为振荡器电感的频率自校正锁相环 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200910088883A CN101686053A (zh) | 2009-07-21 | 2009-07-21 | 采用键合线作为振荡器电感的频率自校正锁相环 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101686053A true CN101686053A (zh) | 2010-03-31 |
Family
ID=42049056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910088883A Pending CN101686053A (zh) | 2009-07-21 | 2009-07-21 | 采用键合线作为振荡器电感的频率自校正锁相环 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101686053A (zh) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102122957A (zh) * | 2011-03-31 | 2011-07-13 | 海能达通信股份有限公司 | 一种锁相环快速锁定的电路及方法 |
| CN102739266A (zh) * | 2012-05-17 | 2012-10-17 | 清华大学 | 一种基于数控振荡器的多模发射机 |
| CN103731101A (zh) * | 2012-10-12 | 2014-04-16 | 中国科学院微电子研究所 | 一种抗干扰的高频压控振荡器 |
| CN103731100A (zh) * | 2012-10-12 | 2014-04-16 | 中国科学院微电子研究所 | 一种具有大调谐范围的高频压控振荡器 |
| CN104283555A (zh) * | 2013-07-02 | 2015-01-14 | 拉碧斯半导体株式会社 | 振荡器及锁相环 |
| CN107147390A (zh) * | 2017-04-24 | 2017-09-08 | 成都博芯联科科技有限公司 | 一种宽带快速频率综合装置 |
| CN108377148A (zh) * | 2018-04-27 | 2018-08-07 | 深圳讯达微电子科技有限公司 | 一种基于开关电容阵列的锁相环环路滤波器及锁相环 |
| CN108388302A (zh) * | 2018-01-22 | 2018-08-10 | 矽力杰半导体技术(杭州)有限公司 | 一种控制电路、控制方法、选择电路及电源管理集成电路 |
| CN109660253A (zh) * | 2018-11-05 | 2019-04-19 | 西安电子科技大学 | 一种数字振幅控制电路及其压控振荡器 |
| CN109743068A (zh) * | 2018-12-27 | 2019-05-10 | 复旦大学 | 5g毫米波的唤醒接收机的动态调节超可再生接收机 |
| CN109980766A (zh) * | 2019-04-01 | 2019-07-05 | 南京信息工程大学 | 一种具有迟滞自锁功能的振动能量采集器电源管理电路 |
| CN112042124A (zh) * | 2018-04-28 | 2020-12-04 | 华为技术有限公司 | 一种锁相环 |
-
2009
- 2009-07-21 CN CN200910088883A patent/CN101686053A/zh active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102122957A (zh) * | 2011-03-31 | 2011-07-13 | 海能达通信股份有限公司 | 一种锁相环快速锁定的电路及方法 |
| CN102122957B (zh) * | 2011-03-31 | 2016-01-06 | 海能达通信股份有限公司 | 一种锁相环快速锁定的电路及方法 |
| CN102739266A (zh) * | 2012-05-17 | 2012-10-17 | 清华大学 | 一种基于数控振荡器的多模发射机 |
| CN102739266B (zh) * | 2012-05-17 | 2014-06-04 | 清华大学 | 一种基于数控振荡器的多模发射机 |
| CN103731101A (zh) * | 2012-10-12 | 2014-04-16 | 中国科学院微电子研究所 | 一种抗干扰的高频压控振荡器 |
| CN103731100A (zh) * | 2012-10-12 | 2014-04-16 | 中国科学院微电子研究所 | 一种具有大调谐范围的高频压控振荡器 |
| CN103731101B (zh) * | 2012-10-12 | 2017-08-25 | 中国科学院微电子研究所 | 一种抗干扰的高频压控振荡器 |
| CN103731100B (zh) * | 2012-10-12 | 2017-09-29 | 中国科学院微电子研究所 | 一种具有大调谐范围的高频压控振荡器 |
| CN104283555A (zh) * | 2013-07-02 | 2015-01-14 | 拉碧斯半导体株式会社 | 振荡器及锁相环 |
| CN107147390A (zh) * | 2017-04-24 | 2017-09-08 | 成都博芯联科科技有限公司 | 一种宽带快速频率综合装置 |
| CN107147390B (zh) * | 2017-04-24 | 2020-09-15 | 北京中科微知识产权服务有限公司 | 一种宽带快速频率综合装置 |
| CN108388302B (zh) * | 2018-01-22 | 2020-06-26 | 矽力杰半导体技术(杭州)有限公司 | 一种控制电路、控制方法、选择电路及电源管理集成电路 |
| CN108388302A (zh) * | 2018-01-22 | 2018-08-10 | 矽力杰半导体技术(杭州)有限公司 | 一种控制电路、控制方法、选择电路及电源管理集成电路 |
| CN108377148A (zh) * | 2018-04-27 | 2018-08-07 | 深圳讯达微电子科技有限公司 | 一种基于开关电容阵列的锁相环环路滤波器及锁相环 |
| CN108377148B (zh) * | 2018-04-27 | 2024-03-08 | 深圳讯达微电子科技有限公司 | 一种基于开关电容阵列的锁相环环路滤波器及锁相环 |
| CN112042124A (zh) * | 2018-04-28 | 2020-12-04 | 华为技术有限公司 | 一种锁相环 |
| CN109660253A (zh) * | 2018-11-05 | 2019-04-19 | 西安电子科技大学 | 一种数字振幅控制电路及其压控振荡器 |
| CN109743068A (zh) * | 2018-12-27 | 2019-05-10 | 复旦大学 | 5g毫米波的唤醒接收机的动态调节超可再生接收机 |
| CN109980766A (zh) * | 2019-04-01 | 2019-07-05 | 南京信息工程大学 | 一种具有迟滞自锁功能的振动能量采集器电源管理电路 |
| CN109980766B (zh) * | 2019-04-01 | 2024-03-26 | 南京信息工程大学 | 一种具有迟滞自锁功能的振动能量采集器电源管理电路 |
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