CN101681920A - 在每一存储器元件周围使用包围式晶体管的具有栅格阵列的可变电阻存储器 - Google Patents

在每一存储器元件周围使用包围式晶体管的具有栅格阵列的可变电阻存储器 Download PDF

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Abstract

本发明提供一种可变电阻存储器阵列、编程可变电阻存储器元件以及形成所述阵列的方法。可变电阻存储器阵列形成有围绕每一相变存储器元件(25)的多个字线晶体管。为了编程选定可变电阻存储器元件(25a)，将所有位线(21)接地或偏置于相同电压。选择与所述选定可变电阻存储器元件(25a)接触的顶部电极选择线(22a)。接通具有围绕所述选定可变电阻存储器元件的所述字线晶体管的字线(20a、20b)以向所述元件供应编程电流。电流从所述选定顶部电极选择线穿过所述可变电阻存储器元件流动到周围字线晶体管的共同源极/漏极区中，越过所述晶体管到达最近的位线触点(26)。字线是以各种栅格配置来图案化的。

Description

在每一存储器元件周围使用包围式晶体管的具有栅格阵列的可变电阻存储器
技术领域
本发明实施例涉及半导体装置，且更明确地说，涉及可变电阻存储器阵列及其形成和使用方法。
背景技术
非易失性存储器由于其在缺少电源的情况下维持数据的能力而成为有用的存储装置。已研究了供在非易失性存储器单元中使用的材料。一种类别的可编程电阻材料为相变材料，例如硫族化物合金，其能够稳定地在非晶相与结晶相之间转变。每一相展现特定电阻状态，且电阻状态辨别用此类材料形成的存储器元件的逻辑值。具体地说，非晶态展现相对较高的电阻，且结晶态展现相对较低的电阻。
常规的相变存储器元件1(图1A和图1B中所说明)经常在第一与第二电极2、4之间具有一层相变材料8。第一电极2在介电材料6内。相变材料8根据施加在第一与第二电极2、4之间的电流量而被设置为特定电阻状态。为了获得非晶态(图1B)，通过相变存储器元件1施加相对较高的写入电流脉冲(复位脉冲)以熔化相变材料8的覆盖第一电极2的至少一部分9持续第一时间周期。移除所述电流，且相变材料8快速冷却到低于结晶温度的温度，这导致相变材料8的覆盖第一电极2的部分9具有非晶态。为了获得结晶态(图1A)，向相变存储器元件1施加较低电流写入脉冲(设置脉冲)持续第二时间周期(通常在持续时间上比第一时间周期和非晶相变材料的结晶时间长)以将相变材料8的非晶部分9加热到低于其熔点但高于其结晶温度的温度。这致使相变材料8的非晶部分9重新结晶到结晶态，一旦移除所述电流且相变存储器元件1冷却，所述结晶态便得到维持。通过施加读取电压来读取相变存储器元件1，所述读取电压不会改变相变材料8的相态。
常规相变存储器元件的一个缺点是需要较大编程电流来实现相变。此要求导致较大存取晶体管以实现充分的电流驱动。因此，需要具有带有减少的编程要求的相变存储器元件。还需要实施具有较大电流驱动的新颖晶体管或提供可在相同硅区域内提供较多晶体管电流驱动的创新电路布局或所述两者。
附图说明
图1A和1B说明常规的相变存储器元件的横截面图。
图2说明根据第一实施例的相变存储器阵列的俯视图。
图3A说明图2的相变存储器阵列的扩展俯视图。
图3B说明图3A的相变存储器阵列的沿线3B-3B截取的横截面。
图4A说明图2的相变存储器阵列在第一制作方法的初始阶段的扩展俯视图。
图4B说明图4A的相变存储器阵列的沿线4B-4B截取的横截面。
图5A说明图2的相变存储器阵列在图4A之后的制作阶段的俯视图。
图5B说明图5A的相变存储器阵列的沿线5B-5B截取的横截面。
图6A说明图2的相变存储器阵列在第二制作方法的初始阶段的扩展俯视图。
图6B说明图6A的相变存储器阵列的沿线6B-6B截取的横截面。
图7A说明图2的相变存储器阵列在图6A之后的制作阶段的俯视图。
图7B说明图7A的相变存储器阵列的沿线7B-7B截取的横截面。
图8A说明图2的相变存储器阵列在图7A之后的制作阶段的俯视图。
图8B说明图8A的相变存储器阵列的沿线8B-8B截取的横截面。
图9A说明图2的相变存储器阵列在图8A之后的制作阶段的俯视图。
图9B说明图9A的相变存储器阵列的沿线9B-9B截取的横截面。
图10A说明图2的相变存储器阵列在图9A之后的制作阶段的俯视图。
图10B说明图10A的相变存储器阵列的沿线10B-10B截取的横截面。
图11A说明图2的相变存储器阵列在第三制作方法的初始阶段的扩展俯视图。
图11B说明图11A的相变存储器阵列的沿线11B-11B截取的横截面。
图12A说明图2的相变存储器阵列在图11A之后的制作阶段的俯视图。
图12B说明图12A的相变存储器阵列的沿线12B-12B截取的横截面。
图13A说明图2的相变存储器阵列在第四制作方法的初始阶段的扩展俯视图。
图13B说明图13A的相变存储器阵列的沿线13B-13B截取的横截面。
图14说明根据第二实施例的相变存储器阵列的俯视图。
图15A说明图14的相变存储器阵列的扩展俯视图。
图15B说明图15A的相变存储器阵列的沿线15B-15B截取的横截面。
图16说明根据第三实施例的相变存储器阵列的俯视图。
图17A说明图16的相变存储器阵列在初始制作阶段的扩展俯视图。
图17B说明图17A的相变存储器阵列的沿线17B-17B截取的横截面。
图18A说明图16的相变存储器阵列在图17A之后的制作阶段的俯视图。
图18B说明图18A的相变存储器阵列的沿线18B-18B截取的横截面。
图19A说明图16的相变存储器阵列在图18A之后的制作阶段的俯视图。
图19B说明图19A的相变存储器阵列的沿线19B-19B截取的横截面。
图20A说明图16的相变存储器阵列在图19A之后的制作阶段的俯视图。
图20B说明图20A的相变存储器阵列的沿线20B-20B截取的横截面。
图21A说明图16的相变存储器阵列在图20A之后的制作阶段的俯视图。
图21B说明图21A的相变存储器阵列的沿线21B-21B截取的横截面。
图22说明根据第四实施例的相变存储器阵列的俯视图。
图23说明根据第五实施例的相变存储器阵列的俯视图。
图24说明根据第六实施例的相变存储器阵列的俯视图。
图25A说明图24的相变存储器阵列在初始制作阶段的扩展俯视图。
图25B说明图25A的相变存储器阵列的沿线25B-25B截取的横截面。
图26A说明图24的相变存储器阵列在图25A之后的制作阶段的扩展俯视图。
图26B说明图26A的相变存储器阵列的沿线26B-26B截取的横截面。
图27A说明图24的相变存储器阵列在图26A之后的制作阶段的扩展俯视图。
图27B说明图27A的相变存储器阵列的沿线27A-27A截取的横截面。
图28说明根据第七实施例的相变存储器阵列的俯视图。
图29说明根据第八实施例的相变存储器阵列的俯视图。
图30A说明图28的相变存储器阵列在初始制作阶段的扩展俯视图。
图30B说明图30A的相变存储器阵列的沿线30B-30B截取的横截面。
图31说明图28的相变存储器阵列在图30A之后的制作阶段的横截面。
图32说明图28的相变存储器阵列在图31之后的制作阶段的横截面。
图33说明根据第九实施例的相变存储器阵列的俯视图。
图34说明根据第十实施例的相变存储器阵列的俯视图。
图35是具有并入有根据本发明实施例构造的相变存储器阵列的存储器元件的处理器系统的框图。
具体实施方式
在以下详细描述中，参考本发明的各种实施例。以充分细节描述这些实施例以使得所属领域的技术人员能够实践所述实施例。应理解，可采用其它实施例，且可做出各种结构、逻辑和电学改变。
以下描述中所使用的术语“衬底”可包括任何支撑结构，包括但不限于具有暴露衬底表面的半导体衬底。半导体衬底应理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和未掺杂半导体、由基础半导体底座支撑的外延硅层以及其它半导体结构，包括由除硅以外的半导体制成的那些结构。当在以下描述中参考半导体衬底或晶片时，可能已经利用了先前的工艺步骤来在基础半导体或基底中或上方形成区或结。衬底也不必为基于半导体的，而是可为适于支撑集成电路的任何支撑结构，包括但不限于金属、合金、玻璃、聚合物、陶瓷和任何其它支持性材料，如此项技术中已知的。
现在参考图式来阐释实施例，在所述图式中相同参考标号始终指示相同特征。图2说明第一实施例，其中字线20以正方形栅格配置水平地和垂直地延伸。每一字线20形成晶体管栅极，其在所述栅极的两侧上具有源极/漏极区。相变存储器元件25定位在字线20的栅格内，水平地和垂直地与位线触点26交替。位线21在位线触点26之间对角地延伸。为了易于说明，未展示所有位线。
为了编程选定相变存储器元件25a，接通包围所述选定相变存储器元件25a的两个邻近垂直字线20a和两个邻近水平字线20b。还选择接触选定相变存储器元件25a的顶部电极选择线22a。为了易于说明，未展示所有顶部电极选择线22。将所有位线21接地或偏置于同一电压。接通与包围相变存储器元件25a的字线20a、20b相关联的四个晶体管以向元件25a供应编程电流。电流从选定顶部电极选择线22a穿过与围绕所述相变存储器元件25a的字线相关联的晶体管流动到最近的位线触点26a中。
现在转向图3A，展示图2的相变存储器阵列的一部分的扩展俯视图。选定相变存储器元件25a由字线20a、20b包围。图3B说明图3A的相变存储器阵列的沿线3B-3B截取的横截面。顶部电极选择线22在相变存储器元件25上方延伸，接触其顶部电极。当选定顶部电极选择线22a被接通时，选定顶部电极选择线22a供应电流且电流穿过选定相变存储器元件25a。由于位线21被接地或偏置于同一电压，所以通过选定相变存储器元件25a的电流越过由字线20a、20b的四个片段界定的所有四个晶体管而到达邻近的位线触点26a。
图4A到5B说明形成图2的相变存储器阵列的第一方法。图4A是存储器阵列的在根据第一方法的初始制作阶段的扩展俯视图。图4B是越过线4B-4B截取的图4A的横截面。使用任何已知制作方法在硅衬底10上形成第一阵列的垂直对准的字线20。可执行离子植入工艺以掺杂所述硅中的未受垂直对准的字线20保护的区，使得保存所要的硅掺杂分布。没有沟道隔离区是必要的。
可在形成第二阵列的水平对准的字线20’(如图5A和5B所示)之前执行清洁工艺以移除硅衬底10上的受损氧化物。可使用例如光刻和干式蚀刻等方法来形成水平对准的字线20’。水平对准的字线20’垂直于垂直对准的字线20。在由一种或一种以上高剂量植入物形成源极/漏极区23之前，可在字线20上形成任选长条的氮化物间隔物。沉积例如Co、Ni或Ti等金属硅化物以用于源极/漏极区23的硅化(或者如果字线的栅极堆叠为多晶硅/TEOS栅极堆叠，则为自对准硅化)。
在源极/漏极区23上方形成自对准金属触点和位线触点26a，如图3B所示。沉积用于位线21的材料并对其进行图案化。在多个层中以台面或长条形状形成相变存储器元件25，如图1A和1B所示，且将顶部电极选择线22形成为具有到相变存储器元件25的顶部电极4的触点，所述顶部电极4接触具有接触底部电极2的部分9的相变存储器材料8。依据顶部电极选择线22的所要定向而定，其可提供在一个或一个以上层中，只要没有两个邻近相变存储器元件25由同一顶部电极选择线22接触。
在形成图2的相变存储器阵列的第二方法中，在硅衬底110上方沉积字线栅极材料127，如图6A和6B所示。图6B为在图6A的扩展俯视图中越过线6B-6B截取的横截面。可向硅衬底110提供离子植入以界定所要的掺杂剂分布。可使用光刻和干式蚀刻工艺来将正方形图案阵列蚀刻到硅衬底110中，且用高密度等离子体(HDP)氧化物填充以形成浅沟道隔离(STI)区128。
如图7A所示，在衬底110上方提供抗蚀剂图案137，使得抗蚀剂材料长条在STI区128上方垂直交叉。图7B说明在图7A的扩展俯视图中越过线7B-7B截取的横截面。
执行光刻和干式蚀刻工艺以产生在STI区128上方交叉的字线120、120’的垂直和水平对准的栅极堆叠，如图8A的扩展俯视图中所示。使用光刻和干式蚀刻工艺以蚀刻字线120、120’的经隔离的栅极堆叠，在硅衬底110上方停止，如越过图8A的线8B-8B截取的图8B中说明的横截面中所示。形成氮化物间隔物120”以完成晶体管的形成，且形成源极/漏极区123。沉积金属硅化物(例如Co、Ni或Ti)以用于源极/漏极硅化(或用于多晶硅/TEOS栅极堆叠的自对准硅化)。
因为字线120、120’的栅极堆叠彼此隔离，所以其必须被电连接以便形成连续的字线。图9A说明此连接的扩展俯视图，且图9B为沿图9A的线9B-9B截取的横截面。如图9B所示，在字线120的垂直对准的栅极堆叠上方形成触点130，以电连接字线120的垂直对准的栅极堆叠与垂直对准的条带129。在字线120’的水平对准的栅极堆叠上方形成触点130’，以电连接字线120’的水平对准的栅极堆叠与水平对准的条带129’。垂直和水平对准的条带129、129’两者通常是上方提供有氮化物包封层以电隔离所述条带129、129’的导电金属线。
依据顶部电极选择线122的所要定向而定，其可提供在一个或一个以上层中，只要没有两个邻近的相变存储器元件125由同一顶部电极选择线122接触，如图10B所示，图10B为沿线10B-10B截取的扩展俯视图10A的横截面。
在形成图2的相变存储器阵列的第三方法中，在硅衬底210上方沉积栅极材料227，如图11A和11B所示。图11B为在图11A的扩展俯视图中越过线11B-11B截取的横截面。可向硅衬底210提供离子植入以界定所要掺杂剂分布。对抗蚀剂227进行图案化，如图11A所示。抗蚀剂227的图案界定经隔离的栅极堆叠的位置，如下文将描述。
执行光刻和干式蚀刻工艺以产生垂直和水平对准的字线220、220’，如图12A的扩展俯视图中所示。使用光刻和干式蚀刻工艺以蚀刻经隔离的栅极堆叠，在硅衬底210上方停止，如越过图12A的线12B-12B截取的图12B中说明的横截面中所示。形成氮化物间隔物220”以完成晶体管的形成，且形成源极/漏极区223。剩余步骤是根据上文相对于图9A和9B描述的第二方法来执行。
在形成图2的相变存储器阵列的第四方法中，使用隐藏式晶体管工艺来在衬底310上形成第一阵列的平行字线320，如图13B所示，图13B为在扩展俯视图13A中越过13B-13B截取的横截面。因为隐藏式字线320的底部层321形成在衬底310中的沟道内，所以隐藏式字线320具有比上文描述的阵列中的字线低的地形。通过形成隐藏式字线320，将垂直于第一阵列320形成的第二阵列的平行字线也可具有降低的地形。剩余步骤是根据上文相对于图1A、1B、3B、5A和5B描述的第一方法来执行。
在相变存储器元件周围具有包围式晶体管的具有以栅格配置来配置的字线的相变存储器阵列可向每一相变存储器元件提供比常规平面晶体管大四倍以上的电流。同时，此阵列通过以下方式来优化硅面积：利用阵列的对称性以通过在二维配置中与邻近晶体管共享晶体管源极/漏极区来最小化单位单元面积。在图2的实施例中，单位单元面积为8f2，具有比可针对常规8f2单位单元布局从单晶体管电流驱动获得的大四倍以上的晶体管电流驱动。所述电路偏置方案类似于具有垂直字线和顶部电极选择线的常规平面晶体管电路。然而，所述制作工艺较简单，因为不需要任何沟道隔离区来用于元件隔离。
图14说明第二实施例，其中类似于图2的实施例，字线20在正方形栅格配置中水平地和垂直地延伸。相变存储器元件25定位在字线20的栅格内，水平地和垂直地与位线触点26交替。位线21在位线触点26之间对角地延伸。为了易于说明，未展示所有位线。
顶部电极选择线322具有“波状”配置，使得每隔一个对角邻近的相变存储器元件25接触同一顶部电极选择线322，但没有两个邻近的相变存储器元件25接触同一顶部电极选择线322。为了易于说明，未展示所有顶部电极选择线。
顶部电极选择线322的此配置具有优于图2的配置的优点，因为较少的顶部电极选择线322为必要的且可相对较容易地图案化。
另外，用于形成图14中所说明的第二实施例的方法与用于形成图2中所说明的第一实施例的方法相同。如图15A的扩展俯视图和图15B中沿线15B-15B截取的横截面中所示，字线20、相变存储器元件25、位线触点26和位线21具有与图2中的实施例相同的配置。只有顶部电极选择线322具有不同的配置，在对角线上围绕每隔一个相变存储器元件弯曲且与每隔一个相变存储器元件接触。
图16说明第三实施例，其中字线420a、420b、420c在六边形栅格配置中相对于彼此成60度角延伸。相变存储器元件425定位在由第一阵列的水平字线420a、从第一阵列的字线420a旋转+60度角的第二阵列的字线420b以及从水平字线420a旋转-60度角的第三阵列的字线420c形成的栅格内。位线触点426也定位在由字线420a、420b、420c形成的栅格内，与相变存储器元件425交替，使得没有两个邻近的由字线420a、420b、420c形成的包围物在其中均具有相变存储器元件425，且没有两个邻近的由字线420a、420b、420c形成的包围物在其中均具有位线触点426。位线触点426可被个别地寻址，或可被接地或偏置于同一电压。为了易于说明，未展示所有位线。
为了编程选定相变存储器元件425a，接通包围选定相变存储器元件425a的三个字线420a’、420b’、420c’。还选择接触选定相变存储器元件425a的顶部电极选择线422a。虽然此处对于422a以直线形式展示，但顶部电极选择线422可具有任何配置，因为没有两个相变存储器元件425彼此邻近。为了易于说明，未展示所有顶部电极选择线。将所有位线触点426接地或偏置于同一电压。接通包围相变存储器元件425a的三个晶体管以向元件425a供应编程电流。电流从选定顶部电极选择线422a穿过相变存储器元件425a流入到三个最近的位线触点426a中。
图16的在相变存储器元件周围具有三个包围式晶体管的具有以六边形栅格配置来配置的字线的实施例可向每一相变存储器元件提供比常规平面晶体管大三倍以上的电流。同时，此阵列通过以下方式来优化硅面积：利用阵列的对称性以通过与邻近晶体管共享晶体管源极/漏极区来最小化单位单元面积。在图16的实施例中，单位单元面积为2√3f2。
现在转向图17A到21B，其说明形成图16的实施例的工艺，在硅衬底410上方沉积栅极材料427，如图17A和17B中所示。图17A说明初始制作阶段的扩展俯视图，且图17B为越过图17A的线17B-17B截取的横截面。可向硅衬底410提供离子植入以界定所要的掺杂剂分布。可使用光刻和干式蚀刻工艺以将六边形阵列图案蚀刻到硅衬底410中，且用高密度等离子体(HDP)氧化物填充以形成浅沟道隔离(STI)区428。
如图18A中所示，在衬底410上方提供抗蚀剂图案437，使得在STI区428上方提供交叉。图18B说明在图18A的扩展俯视图中越过线18B-18B截取的横截面。
执行光刻和干式蚀刻工艺以产生在STI区128上方交叉的字线420a、420b、420c的栅极堆叠，如图19A的扩展俯视图中所示。使用光刻和干式蚀刻工艺来蚀刻字线420a、420b、420c的经隔离的栅极堆叠，在硅衬底410上方停止，如越过图19A的线19B-19B截取的图19B中说明的横截面中所示。形成氮化物间隔物以完成晶体管的形成，且形成源极/漏极区423。沉积金属硅化物(例如Co、Ni或Ti)以用于源极/漏极硅化(或用于多晶硅/TEOS栅极堆叠的自对准硅化)。
因为字线420a、420b、420c的栅极堆叠被隔离，所以其必须被电连接以便形成字线。图20A说明此连接的扩展俯视图，且图20B为沿图20A的线20B-20B截取的横截面。如图20B所示，形成触点430a以将第一阵列的字线420a的栅极堆叠电连接到第一阵列的水平对准的条带429a。形成触点430b以电连接第二阵列的字线420b的栅极堆叠与第二阵列的条带429b，所述第二阵列的条带429b沿着第二阵列的字线420b定位。形成触点430c以将第三阵列的字线420c的栅极堆叠电连接到第三阵列的条带429c，所述第三阵列的条带429c沿着第三阵列的字线420c定位。所有三个阵列的条带429a、429b、429c通常是其上方提供有氮化物包封层431a、431b、431c以电隔离所述条带429a、429b、429c的导电金属线。
提供多个顶部电极选择线422，其接触相变存储器元件425的顶部电极，然而，没有两个邻近的相变存储器元件425连接到同一顶部电极选择线422，如图21A和21B中所示。应理解，为了简化说明，将晶体管和连接其的条带表示为字线420a、420b、420c。
图16的具有以六边形栅格配置来配置的字线的实施例还可经制作为一个字线阵列使用隐藏式晶体管，而另外两个字线阵列为常规晶体管，或所有三个字线阵列均具有常规晶体管，如上文描述。形成图16的实施例的另一方法可为上文相对于图9A、9B和11A到12B描述的第三方法，其采用光学图案化和干式蚀刻技术来形成包围式栅极堆叠。
图22说明第四实施例，其中字线520具有“阶梯形”配置，由两个平行片段520’和连接所述两个平行片段520’的较短片段520”构成。所述两个平行片段520’在一列交替的相变存储器元件525和位线触点526的任一侧上延伸，而所述较短片段520”定位在相变存储器元件525与位线触点526之间。位线触点526可全部接地或偏置于同一电压。为了易于说明，未展示所有位线。
为了编程选定相变存储器元件525a，接通包围选定相变存储器元件525a的字线520a。还选择接触选定相变存储器元件525a的顶部电极选择线522a。为了易于说明，未展示所有顶部电极选择线。接通包围相变存储器元件525a的选定字线520a的四个晶体管以向元件525a供应编程电流。电流从选定顶部电极选择线522a穿过相变存储器元件525a流动到字线522a的晶体管的共同源极/漏极区且越过所述晶体管到达共同源极/漏极区而到达最近的位线触点526a。
图22的在相变存储器元件周围具有四个包围式晶体管的具有以“阶梯”栅格配置来配置的字线的实施例可向每一相变存储器元件提供比常规平面晶体管大至少四倍的电流。同时，此阵列通过以下方式来优化硅面积：利用阵列的对称性以通过与邻近晶体管共享晶体管源极/漏极区来最小化单位单元面积。在图22的实施例中，单位单元面积小于14f2。
图23说明第五实施例，其中字线620具有“圆化阶梯形”配置，由包围相变存储器元件625的环620’构成，所述环620’由包围位线触点626的片段620”连接。位线触点626和相变存储器元件625交替地定位成列和行，在其之间具有至少一环620’和/或片段620”。因为字线620为弯曲的，所以当与相同配置的直线字线相比时，字线620的晶体管有效宽度有所增加。单位单元面积小于14f2。
图24说明第六实施例，其中字线720具有阶梯形配置，由两个平行片段720’和连接所述两个平行片段720’的横档片段720”构成。所述两个平行片段720’在一列相变存储器元件725的任一侧上延伸，其中所述横档片段720”定位在相变存储器元件725之间。位线触点726定位在成行的相变存储器元件725内，与相变存储器元件725交替，且放置在字线720之间。位线触点726可全部接地或偏置于同一电压。为了易于说明，未展示所有位线。
为了编程选定相变存储器元件725a，接通包围选定相变存储器元件725a的字线720a。还选择接触选定相变存储器元件725a的顶部电极选择线722a。为了易于说明，未展示所有顶部电极选择线。接通包围相变存储器元件725a的四个晶体管以向元件725a供应编程电流。电流从选定顶部电极选择线722a穿过相变存储器元件725a越过选定字线720a的晶体管流动到邻近的位线触点726a。电流还穿过晶体管720”流动到晶体管720”和相邻晶体管720’的共同源极/漏极区而到达邻近的位线触点726a。
图24的在相变存储器元件周围具有四个包围式晶体管的具有以阶梯栅格配置来配置的字线的实施例可向每一相变存储器元件提供比常规平面晶体管大至少三倍的电流。同时，此阵列通过以下方式来优化硅面积：利用阵列的对称性以通过与邻近晶体管共享晶体管源极/漏极区来最小化单位单元面积。在图24的实施例中，单位单元面积为大约8f2。
图25A到27B说明形成图24的相变存储器阵列的第一方法。图25A为存储器阵列在初始制作阶段的扩展俯视图。图25B为越过线25B-25B截取的图25A的横截面。可执行离子植入工艺以在硅衬底710中界定所要的掺杂剂分布。通过光刻和干式蚀刻工艺在硅衬底710上图案化阵列阶梯状字线720。
现在转向图26A和26B，在由一种或一种以上高剂量植入物形成源极/漏极区723之前，可在字线720上形成氮化物间隔物。沉积例如Co、Ni或Ti等金属硅化物以用于源极/漏极区723的硅化(或者如果字线的栅极堆叠为多晶硅/TEOS栅极堆叠，则为自对准硅化)。
在源极/漏极区723上方形成自对准金属触点和位线触点726，如图27A和27B所示。沉积用于位线721的材料并对其进行图案化。在多个层中形成相变存储器元件725，如图1A和1B所示，且将顶部电极选择线722a形成为具有到相变存储器元件725的顶部电极4的触点。
图28说明第七实施例，其中字线820具有“菱形”栅格配置，用呈菱形配置的四个晶体管包围相变存储器元件825。位线触点826定位在成列的菱形字线820之间。可提供比所展示的多或少的位线触点826。位线触点826可全部接地或偏置于同一电压。
为了编程选定相变存储器元件825a，接通包围选定相变存储器元件825a的字线820a。还选择接触选定相变存储器元件825a的顶部电极选择线822a。为了易于说明，未展示所有顶部电极选择线。接通包围相变存储器元件825a的四个晶体管以向元件825a供应编程电流。电流从选定顶部电极选择线822a穿过相变存储器元件825a流动到围绕包围式晶体管的共同源极/漏极区中而到达邻近的位线触点826a。
图28的在相变存储器元件周围具有四个包围式晶体管的具有以菱形栅格配置来配置的字线的实施例可向每一相变存储器元件提供比常规平面晶体管大至少四倍的电流。同时，此阵列通过以下方式来优化硅面积：利用阵列的对称性以通过与邻近晶体管共享晶体管源极/漏极区来最小化单位单元面积。在图28的实施例中，单位单元面积小于9.5f2。
图29说明第八实施例，其为对图28的变型，具有带有呈菱形栅格配置的字线920a的相变存储器阵列。然而，顶部电极选择线922a为波状的，且在垂直线中延伸越过多个字线920和相变存储器元件925、925a。
图30A到32说明形成图28的相变存储器阵列的方法。图30A为存储器阵列在初始制作阶段的扩展俯视图。图30B为沿线30B-30B截取的图30A的横截面。可执行离子植入工艺以在硅衬底810中界定所要的掺杂剂分布。通过光刻和干式蚀刻工艺在硅衬底810上图案化菱形状字线820的阵列。
现在转向图31，在由一种或一种以上高剂量植入物形成源极/漏极区823之前，可在字线820上形成氮化物间隔物。沉积例如Co、Ni或Ti等金属硅化物以用于源极/漏极区823的硅化(或者如果字线的栅极堆叠为多晶硅/TEOS栅极堆叠，则为自对准硅化)。
在源极/漏极区823上方形成自对准金属触点和位线触点826，如图32所示。沉积用于位线821的材料并对其进行图案化。在多个层中形成相变存储器元件825，如图1A和1B所示，且将顶部电极选择线822形成为具有到相变存储器元件825的顶部电极4的触点。可采用类似方法来形成图29的相变存储器阵列。
图33说明第九实施例，其中字线1020具有“三角形”栅格配置，用呈三角形配置的三个晶体管包围相变存储器元件1025。位线触点1026可定位在三角形字线1020的顶点附近或所述三个包围式晶体管外部的其它位置处。位线触点1026可全部接地或偏置于同一电压。
为了编程选定相变存储器元件1025a，接通包围选定相变存储器元件1025a的字线1020a。还选择接触选定相变存储器元件1025a的顶部电极选择线1022a。为了易于说明，未展示所有顶部电极选择线。接通包围相变存储器元件1025a的三个晶体管以向元件1025a供应编程电流。电流从选定顶部电极选择线1022a穿过相变存储器元件1025a越过包围式字线1020的晶体管而流动且进入共同源极/漏极区中而到达邻近的位线触点1026a。
图33的在相变存储器元件周围具有三个包围式晶体管的具有以三角形栅格配置来配置的字线1020的实施例可向每一相变存储器元件提供比常规平面晶体管大大约五倍的电流。同时，此阵列通过以下方式来优化硅面积：利用阵列的对称性以通过与邻近晶体管共享晶体管源极/漏极区来最小化单位单元面积。在图33的实施例中，单位单元面积小于16f2。
图34说明第十实施例，其为对图33的变型，具有带有呈三角形栅格配置的字线1120a的相变存储器阵列。然而，顶部电极选择线1122a是直的，且以一角度延伸越过多个字线1120和相变存储器元件1125、1125a。
图35说明简化的处理器系统100，其包括具有根据本发明构造的相变存储器阵列的存储器电路106。
图35的处理器系统100可为包括一个或一个以上处理器的任何系统(例如，计算机、PDA、电话或其它控制系统)，且大体上包含中央处理单元(CPU)102，例如微处理器、数字信号处理器或其它可编程数字逻辑装置，其经由总线101与输入/输出(I/O)装置105通信。存储器电路106通常通过存储器控制器经由总线101与CPU 102通信。存储器电路106包括图2、14、16、22到24、28、29、33和/或34中所描绘的相变存储器阵列中的一者或一者以上。
在计算机系统的情况下，处理器系统100可包括外围装置，例如压缩光盘(CD)ROM驱动器103和硬盘驱动器104，其也经由总线101与CPU 102通信。如果需要的话，存储器电路106可与处理器(例如，CPU 102)组合在单个集成电路中。
尽管本文中已经描述了与相变存储器阵列相关的各种实施例，但应了解，本文中所描述的栅格阵列和晶体管布置可与其它可变电阻存储器技术和要求高编程电流的其它技术一起使用。此类存储器技术的实例包括MRAM、RRAM、STT(自旋扭矩转移)等。
以上描述和图式仅仅应视为说明实现本文中所描述的特征和优点的特定实施例。可做出对特定工艺条件和结构的修改和替换。因此，本发明的实施例不应视为由前述描述和图式限制，而是仅由所附权利要求书的范围限制。

Claims (44)

1.一种存储器阵列，其包含：
多个存储器元件；
多个顶部电极选择线，其用于选择存储器元件；以及
多个字线，其经布置以使得所述多个字线形成其中至少三个晶体管邻近于每一存储器元件的晶体管图案。
2.根据权利要求1所述的存储器阵列，其中所述多个存储器元件包含多个相变存储器元件。
3.根据权利要求2所述的存储器阵列，其中每一相变存储器元件电连接到衬底中的相应掺杂区。
4.根据权利要求3所述的存储器阵列，其中所述相应掺杂区是用于至少三个晶体管的共同源极/漏极区。
5.根据权利要求1所述的存储器阵列，其中所述至少三个晶体管围绕每一存储器元件。
6.根据权利要求1所述的存储器阵列，其中所述至少三个晶体管具有电连接到所述存储器元件的底部电极的共同源极/漏极区。
7.根据权利要求1所述的存储器阵列，其中所述多个顶部电极选择线经布置以使得没有两个邻近存储器元件电连接到同一顶部电极选择线。
8.根据权利要求1所述的存储器阵列，其中所述多个字线包含第一多个字线和第二多个字线，所述第一多个字线被布置为大致垂直于所述第二多个字线。
9.根据权利要求1所述的存储器阵列，其中所述多个字线包含第一多个字线、第二多个字线和第三多个字线，所述第二多个字线被布置为与所述第一多个字线成大致60度角且所述第三多个字线被布置为与所述第一多个字线成大致负60度角。
10.根据权利要求1所述的存储器阵列，其中所述多个字线包含多个大致阶梯形字线，每一阶梯形字线具有两个大致平行片段和多个连接所述两个大致平行片段的横档片段。
11.根据权利要求1所述的存储器阵列，其中所述多个字线包含各自包含多个大致菱形形状的多个字线。
12.根据权利要求1所述的存储器阵列，其中所述多个字线包含各自包含多个大致三角形形状的多个字线。
13.一种存储器阵列，其包含：
多个相变存储器元件；
多个顶部电极选择线，其用于选择相变存储器元件；
第一多个字线，其被布置为大致彼此平行；以及
第二多个字线，其被布置为大致彼此平行；
其中所述第一多个字线和所述第二多个字线经布置以形成邻近于每一相变存储器元件的至少三个晶体管。
14.根据权利要求13所述的存储器阵列，其中所述第一多个字线被布置为大致垂直于所述第二多个字线，且
其中所述第一多个字线不接触所述第二多个字线。
15.根据权利要求14所述的存储器阵列，其中四个晶体管围绕每一相变存储器元件。
16.根据权利要求14所述的存储器阵列，其中所述多个顶部电极选择线经布置以使得没有两个邻近相变存储器元件电连接到同一顶部电极选择线。
17.根据权利要求16所述的存储器阵列，其中所述多个顶部电极选择线包含波状顶部电极选择线。
18.根据权利要求14所述的存储器阵列，其中所述存储器阵列的单位单元面积为8f2。
19.根据权利要求13所述的存储器阵列，其进一步包含被布置为大致彼此平行的第三多个字线，其中所述第一、第二和第三多个字线以60度角彼此交叉但不彼此接触以形成三角形网格图案。
20.根据权利要求19所述的存储器阵列，其中三个晶体管围绕每一相变存储器元件。
21.根据权利要求19所述的存储器阵列，其中所述多个顶部电极选择线经布置以使得没有两个邻近相变存储器元件电连接到同一顶部电极选择线。
22.根据权利要求19所述的存储器阵列，其中所述存储器阵列的单位单元面积为2√3f2。
23.一种存储器阵列，其包含：
多个相变存储器元件；
多个顶部电极选择线，其用于选择相变存储器元件；以及
多个字线，每一字线形成邻近于一行中的每一相变存储器元件的至少三个晶体管。
24.根据权利要求23所述的存储器阵列，其中所述多个字线包含多个大致阶梯形字线，每一阶梯形字线具有两个大体平行片段和多个连接所述两个大体平行片段的横档片段。
25.根据权利要求24所述的存储器阵列，其中每一多个大致阶梯形字线形成邻近于一行中的每一相变存储器元件的四个晶体管。
26.根据权利要求24所述的存储器阵列，其中所述大体平行片段和所述横档片段为大致直线。
27.根据权利要求24所述的存储器阵列，其中所述大体平行片段和所述横档片段为圆化的。
28.根据权利要求24所述的存储器阵列，其中所述存储器阵列的单位单元面积小于14f2。
29.根据权利要求24所述的存储器阵列，其中所述存储器阵列的单位单元面积小于8f2。
30.根据权利要求23所述的存储器阵列，其中所述多个字线包含各自包含多个大致菱形形状且各自形成邻近于一行中的每一相变存储器元件的四个晶体管的多个字线。
31.根据权利要求30所述的存储器阵列，其中所述存储器阵列的单位单元面积小于9.5f2。
32.根据权利要求23所述的存储器阵列，其中所述多个字线包含各自包含多个大致三角形形状且各自形成邻近于一行中的每一相变存储器元件的三个晶体管的多个字线。
33.根据权利要求32所述的存储器阵列，其中所述存储器阵列的单位单元面积小于16f2。
34.一种编程相变存储器阵列的方法，其包含：
将所述阵列的位线触点偏置于同一电压；
接通形成多个晶体管的字线，其中至少两个晶体管围绕选定相变存储器元件，所述至少两个晶体管共享共同源极/漏极区且所述选定相变存储器元件接触所述共同源极/漏极区；以及
接通顶部电极选择线以使电流转移穿过所述选定相变存储器元件，其中使所述电流从所述共同源极/漏极区转移且越过所述至少两个晶体管而到达所述位线触点。
35.一种编程相变存储器阵列的方法，其包含：
将所述阵列的位线触点偏置于同一电压；
接通选定顶部电极选择线以使电流转移穿过选定相变存储器元件，
其中至少三个字线晶体管共享共同源极/漏极区，所述共同源极/漏极区电连接到所述选定相变存储器元件且所述至少三个字线晶体管的所述源极/漏极区电连接到多个位线触点。
36.一种形成存储器阵列的方法，其包含：
提供多个字线以形成具有至少三个字线晶体管的群组，每一群组共享多个共同源极/漏极区中的一者；
提供电连接到所述多个源极/漏极区的多个位线触点；
提供多个相变存储器元件，其中每一相变存储器元件电连接到所述多个共同源极/漏极区中的一者；以及
提供接触所述相变存储器元件的多个顶部电极选择线。
37.根据权利要求36所述的方法，其进一步包含：
在衬底上方提供栅极材料；
通过光刻和干式蚀刻工艺将图案阵列蚀刻到所述衬底中；
在所述所蚀刻图案中形成浅沟道隔离区；
形成沿所述所蚀刻图案的第一方向的第一多个栅极堆叠和沿所述所蚀刻图案的第二方向的第二多个栅极堆叠；以及
形成所述第一多个栅极堆叠之间的第一电连接以形成第一多个字线且形成所述第二多个栅极堆叠之间的第二电连接以形成第二多个字线。
38.根据权利要求37所述的方法，其进一步包含形成沿所述所蚀刻图案的第三方向的第三多个栅极堆叠，其中所述所蚀刻图案包含六边形阵列图案。
39.根据权利要求36所述的方法，其进一步包含：
在衬底上方提供栅极材料；
形成布置在第一方向上的第一多个栅极堆叠且形成布置在第二方向上的第二多个栅极堆叠；以及
形成所述第一多个栅极堆叠之间的第一电连接以形成所述第一多个字线且形成所述第二多个栅极堆叠之间的第二电连接以形成所述第二多个字线。
40.根据权利要求36所述的方法，其中提供所述多个字线包含提供第一多个字线和第二多个字线，所述第一多个字线被布置为大致垂直于所述第二多个字线。
41.根据权利要求36所述的方法，其中提供所述多个字线包含提供第一多个字线、第二多个字线和第三多个字线，所述第二多个字线被布置为与所述第一多个字线成大致60度角且所述第三多个字线被布置为与所述第一多个字线成大致负60度角。
42.根据权利要求36所述的方法，其中提供所述多个字线包含提供多个大致阶梯形字线，每一阶梯形字线具有两个大致平行片段和多个连接所述两个大致平行片段的横档片段。
43.根据权利要求36所述的方法，其中提供所述多个字线包含提供各自包含多个大致菱形形状的多个字线。
44.根据权利要求36所述的方法，其中提供所述多个字线包含提供各自包含多个大致三角形形状的多个字线。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374842A (zh) * 2014-08-11 2016-03-02 爱思开海力士有限公司 电子器件及其制造方法
CN110265401A (zh) * 2014-03-07 2019-09-20 美光科技公司 包含具有邻近于源极边缘的源极触点的存储器阵列的设备
CN111837188A (zh) * 2020-06-04 2020-10-27 长江先进存储产业创新中心有限责任公司 用于具有更高阵列效率的3d相变存储器的阵列和cmos架构

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
US7746680B2 (en) * 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
US7961506B2 (en) 2008-02-05 2011-06-14 Micron Technology, Inc. Multiple memory cells with rectifying device
US7830693B2 (en) * 2008-11-12 2010-11-09 Seagate Technology Llc NAND based resistive sense memory cell architecture
JP2010251529A (ja) * 2009-04-16 2010-11-04 Sony Corp 半導体記憶装置およびその製造方法
US8619456B2 (en) 2009-11-12 2013-12-31 Micron Technology Memory arrays and associated methods of manufacturing
EP2498291B1 (en) * 2011-03-09 2014-12-24 Imec Resistive memory element and related control method
KR101889317B1 (ko) * 2011-10-28 2018-08-17 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
JP2013161987A (ja) * 2012-02-06 2013-08-19 Toshiba Corp パターン形成方法
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9231205B2 (en) * 2013-03-13 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Low form voltage resistive random access memory (RRAM)
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
KR102247017B1 (ko) * 2014-03-03 2021-04-30 에스케이하이닉스 주식회사 전자 장치
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
JP6548003B2 (ja) * 2014-04-15 2019-07-24 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置
JP2016072538A (ja) * 2014-09-30 2016-05-09 株式会社東芝 記憶装置及びその製造方法
US9209392B1 (en) 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
EP3304556A4 (en) * 2015-06-02 2019-01-16 Intel Corporation HIGH DENSITY MEMORY ARCHITECTURE USING REAR SIDE METAL LAYERS
US10410716B2 (en) 2015-09-25 2019-09-10 Hewlett Packard Enterprise Development Lp Crossbar arrays for calculating matrix multiplication
US11264428B2 (en) * 2017-09-29 2022-03-01 Intel Corporation Self-aligned embedded phase change memory cell having a fin shaped bottom electrode
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
US10658590B2 (en) * 2018-09-21 2020-05-19 International Business Machines Corporation Techniques for forming RRAM cells
CN111029363B (zh) * 2019-12-24 2021-05-11 厦门半导体工业技术研发有限公司 一种电阻式存储器及其制备方法
TWI811517B (zh) * 2020-01-16 2023-08-11 聯華電子股份有限公司 磁阻式隨機存取記憶體之佈局圖案
CN114695355A (zh) * 2020-12-29 2022-07-01 长鑫存储技术有限公司 半导体结构以及半导体结构的形成方法
TWI797817B (zh) * 2021-11-08 2023-04-01 志陽憶存股份有限公司 記憶體裝置及其製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566022A (en) * 1983-01-27 1986-01-21 International Business Machines Corporation Flexible/compressed array macro design
JP2681285B2 (ja) * 1988-09-19 1997-11-26 富士通株式会社 半導体記憶装置
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
US5480822A (en) * 1994-11-28 1996-01-02 United Microelectronics Corporation Method of manufacture of semiconductor memory device with multiple, orthogonally disposed conductors
US6731557B2 (en) * 2001-06-21 2004-05-04 Stmicroelectronics S.R.L. Method of refreshing an electrically erasable and programmable non-volatile memory
US6655850B2 (en) 2001-07-05 2003-12-02 Corning Incorporated Hybrid fiber expanded beam connector and methods for using and making the hybrid fiber expanded beam connector
US6654283B1 (en) * 2001-12-11 2003-11-25 Advanced Micro Devices Inc. Flash memory array architecture and method of programming, erasing and reading thereof
US6768683B1 (en) * 2002-03-12 2004-07-27 Advanced Micro Devices, Inc. Low column leakage flash memory array
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
US6687147B2 (en) * 2002-04-02 2004-02-03 Hewlett-Packard Development Company, L.P. Cubic memory array with diagonal select lines
TW552681B (en) 2002-04-18 2003-09-11 Macronix Int Co Ltd Phase change memory and manufacturing method thereof
KR100448899B1 (ko) * 2002-08-20 2004-09-16 삼성전자주식회사 상변환 기억 소자
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
US6894916B2 (en) * 2002-09-27 2005-05-17 International Business Machines Corporation Memory array employing single three-terminal non-volatile storage elements
KR100536592B1 (ko) * 2002-11-01 2005-12-14 삼성전자주식회사 자기 메모리 및 그 제조 방법
KR100480644B1 (ko) * 2003-02-28 2005-03-31 삼성전자주식회사 셀 구동 전류가 증가된 상 변화 메모리
JP4376191B2 (ja) * 2003-04-03 2009-12-02 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ３次元メモリアレイ
JP4646636B2 (ja) * 2004-02-20 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2005117118A1 (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp. 半導体装置
KR100618836B1 (ko) * 2004-06-19 2006-09-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
CN101002278B (zh) * 2004-08-16 2011-11-16 富士通半导体股份有限公司 非易失性半导体存储器
KR100681810B1 (ko) 2004-10-19 2007-02-12 비손반도체 주식회사 고집적 및 높은 전류 구동력을 갖는 상변화 메모리 셀어레이 및 이를 포함하는 고속 저전력 상변화 메모리반도체 장치
US7453716B2 (en) * 2004-10-26 2008-11-18 Samsung Electronics Co., Ltd Semiconductor memory device with stacked control transistors
US7139184B2 (en) * 2004-12-07 2006-11-21 Infineon Technologies Ag Memory cell array
JP4591821B2 (ja) * 2005-02-09 2010-12-01 エルピーダメモリ株式会社 半導体装置
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7372092B2 (en) * 2005-05-05 2008-05-13 Micron Technology, Inc. Memory cell, device, and system
US7339814B2 (en) * 2005-08-24 2008-03-04 Infineon Technologies Ag Phase change memory array having equalized resistance
JP4800017B2 (ja) * 2005-11-25 2011-10-26 エルピーダメモリ株式会社 半導体記憶装置
JP2007201081A (ja) * 2006-01-25 2007-08-09 Elpida Memory Inc 半導体記憶装置
US7714315B2 (en) * 2006-02-07 2010-05-11 Qimonda North America Corp. Thermal isolation of phase change memory cells
US7423300B2 (en) * 2006-05-24 2008-09-09 Macronix International Co., Ltd. Single-mask phase change memory element
US7447062B2 (en) * 2007-03-15 2008-11-04 International Business Machines Corproation Method and structure for increasing effective transistor width in memory arrays with dual bitlines
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265401A (zh) * 2014-03-07 2019-09-20 美光科技公司 包含具有邻近于源极边缘的源极触点的存储器阵列的设备
CN105374842A (zh) * 2014-08-11 2016-03-02 爱思开海力士有限公司 电子器件及其制造方法
CN105374842B (zh) * 2014-08-11 2019-09-24 爱思开海力士有限公司 电子器件及其制造方法
CN111837188A (zh) * 2020-06-04 2020-10-27 长江先进存储产业创新中心有限责任公司 用于具有更高阵列效率的3d相变存储器的阵列和cmos架构

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US10573384B2 (en) 2020-02-25
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US11062771B2 (en) 2021-07-13
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US8385112B2 (en) 2013-02-26
US20190057739A1 (en) 2019-02-21

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