CN101662262B - D类放大器控制电路及其方法 - Google Patents

Abstract

本发明提供了一种用于D类放大器的电路和方法。在一个示例性实施例中，公开了一种音频放大器。提供一种用于驱动高和低侧驱动器晶体管的闭合回路构造，每一个电路都与改进的亚微米半导体工艺兼容。模拟时变输入耦合到∑-Δ模拟数字转换器的一个输入。来自输出的反馈信号也输入到该模拟数字转换器。位流通过模拟数字转换器输出。抽取器接收这种位流并在较低频率下将样本降频变换为数字值。具有适应系数的数字滤波器用于过滤该信号，且接着数字脉冲宽度调节器产生一模拟差分PWM信号。预驱动器输入PWM信号且得到输出选通信号以控制D类放大器的高和低侧驱动器。

Description

D类放大器控制电路及其方法

技术领域

本发明涉及一种利用放大器控制电路提供改进的D类放大器的电路和方法。

背景技术

某些电路需要用于操作的模拟信号处理。这样的实例包括用于D类放大器的驱动电路。典型地，驱动电路输出用于高和低侧驱动的选通信号。例如，这些可以是耦合到负载的诸如功率MOSFET晶体管的功率器件。通常，可以将集成电路提供为驱动器电路。例如过流保护、过载保护、过温度保护的额外功能、测试功能和其他系统功能可以包括在这种集成电路中。在典型应用中，驱动器控制电路接收将要输出到负载的模拟输入信号，且控制电路还通过对应于输出信号的模拟反馈信号监控到负载的输出。反馈控制电路系统用于通过控制电路来调节高和低驱动器选通信号输出，以补偿电路使其正常运行。

D类放大器优选用于多种应用，因为选通信号的完全“开启”和完全“关闭”的特性确保电路的驱动器部分非常有效。有利地，在D类放大器中，高侧和低侧MOSFET驱动器晶体管都没有在所谓的“线性”方式下操作。驱动器晶体管选通信号被设置为，使晶体管完全开启和完全关闭。避免了因晶体管在“有源”模式下的操作范围而由此产生的阻抗。这种方案避免了被偏置在线性模式下的晶体管产生的热生成电阻动作。

而且，在许多典型的现有D类电路中，控制电路系统在从高侧驱动器开启点到低侧驱动器开启点的转换之间建立一个短暂的“无效时间(dead time)”。“无效时间”的目的是避免“贯通(shoot through)”电流。在贯通中，高侧和低侧驱动器都暂时地开启，生成从正电源电压到接地或负电源电压终端的电流；这就导致了功率的散失和非常低效率的电路操作。通过利用无效时间控制方案，贯通现象得以降低。放大器晶体管经常在其最有效模式下操作的事实还可以消除用以冷却电路的隔热板和风扇的需求，隔热板和风扇是昂贵和消耗面积的。相反，其他电路布局，例如A类、B类或A/B类通常需要这些冷却措施。

D类放大器尤其通常用作低频放大器，因为其高效率和低热耗散特性。低频放大器的一个具体应用是用作音频放大器。音频应用中的D类放大器接收在人类音频范围的频率下的输入信号，即不超过20kHz的低频时变信号，作为其信号输入。典型地，在已知的放大器电路中，这种输入接着与来自锯齿波或其他斜波信号发生器的更高的频率信号相比较。利用比较器生成方波形式的合成脉宽调制(PWM)信号。这种PWM信号接着用于形成用于驱动器晶体管的开关信号和选通信号。这些信号的频率将等于斜波或锯齿波的频率。这种PWM信号用作形成用于放大器晶体管的高和低驱动器选通信号。

图1说明了一种现有技术的D类音频放大器的电路简图。图1中，音频输入源11提供差分电压输入，其信号在大约20Hz-20kHz的音频范围内。接着，模拟积分器13输出差分积分信号到比较器19和17，比较器19和17输出差分脉宽调制信号(PWM)到H-桥接器，并接着输出到IC21中的PMOS和NMOS驱动器电路。在这个非限制性的音频放大器的实例中，电路输出接着驱动一个常规的例如作为负载的8或4Ω的扬声器23。如在现有技术中所公知的，如果斜波发生器15用于驱动比较器，则PWM输出信号会产生与斜波或锯齿波频率相同的频率。

如本领域技术人员所公知的，D类放大器有时称作“数字”放大器，然而严格来说，这个术语并不准确。这只不过意味着图1中的驱动器IC21中的功率晶体管被完全开启或完全关闭的操作。

虽然现有技术的D类音频放大器是有效的，但是现有技术的电路有几个方面使得其不适于集成到现代集成电路中。例如图1的模拟积分器和斜波发生器所需的模拟部件难于在现代半导体制造工艺中以足够的精度来可靠的生产，例如45纳米以及更小的最小特征尺寸半导体制造技术。而且，这些改进的超深亚微米半导体工艺通常适于制造数字信号级电路，而不适用于制造精密模拟电路系统。所设计的核心供电电压非常低；应用于现代集成电路中的核心供电电压等级不断下降且目前在1伏特左右并趋向于更低。这种低供电电压等级使得针对较大电压摆动的输入信号的放大率的精确放大器设计变得非常困难。应用于精密模拟电路系统中的例如电容和电阻的无源器件的设计值可以经受工艺、温度或其他影响的变化。这些部件的值的变化使得反馈回路的控制非常困难，且为本领域技术人员所公知的，回路控制对于在这样的反馈系统中保持稳定是必需的，以便防止模拟回路控制电路例如发生振荡。

因此，一直需要与改进的亚微米半导体工艺相兼容的改进的D类放大器。该电路应当配置最小数量的所需无源或精密模拟部件，且应当具有工艺和电压公差的回路控制功能。D类放大器电路应当是适应性强的，以便避免由于工艺变化以及在使用该电路的环境下的温度、电源电压、负载电流的变化或其他变化而改变的这些部件的值而引起的电路可靠性问题。

发明内容

上述这些和其他的问题通过本发明通常是可以解决或是可以避免的，且通常通过本发明的实施例的技术优势可以实现，其提供配备了使用与先进的半导体工艺兼容且具有低核心供电电压的主数字电路系统和电路系统的D类放大控制电路的电路和方法。控制电路对实现用于例如音频信号的低频时变输入信号的D类放大器特别有用。其他D类放大器应用也可通过本发明实施例的应用而受益，例如R/F、I/F和超声应用。

在本发明的示例性实施例中，提供一种D类放大器控制电路，其包括：用于接收低频时变输入信号的输入；用于将模拟输出耦合到低通滤波器的反馈路径；耦合到时变输入且进一步耦合到低通滤波反馈信号的模拟数字转换器，其输出一个表示所述输入信号和低滤波反馈信号之间的差的幅值的数字值；数字滤波器，其被耦合接收和利用可编程系数放大所述数字值，以输出数字滤波器信号；数字模拟转换器，其用于产生具有脉宽(幅值)对应于数字滤波器输出信号的脉宽调制输出信号；以及预驱动器电路，其耦合到脉宽调制输出信号，为D类放大器的高侧和低侧驱动器输出驱动器门控制信号。在另一示例性实施例中，提供前述D类放大器控制电路，其中输入信号的频率在人类音频范围内。在前述D类放大器控制电路的另一实施例中，模拟数字转换器包括∑-Δ模拟数字转换器。在前述D类放大器控制电路的又一实施例中，电路进一步包括耦合在∑-Δ模拟数字转换器和数字滤波器之间的抽取器(decimator)。

仍然在另一实施例中，提供一种D类放大器控制电路，其接收时变输入信号和反馈信号至∑-Δ模拟数字转换器，其中∑-Δ模拟数字转换器进一步包括两个分支输入开关电容电路，其接收时变输入信号至第一分支，以及接收模拟反馈信号至第二分支，分支输入开关电容电路在两相非重叠时钟信号的第一相位期间采样第一和第二分支，且其在两相非重叠时钟信号的第二相位期间积分采样电压。在具有∑-Δ模拟数字转换器的D类放大器的另一实施例中，∑-Δ模拟数字转换器进一步包括一共模抑制电路。仍然在前述具有∑-Δ模拟数字转换器的D类放大器的另一实施例中，模拟数字转换电路是一种过采样电路，该过采样电路输出位流且抽取器是以过采样频率为时钟的计数器，其输出在一个周期内位流脉冲的计数。在D类放大器控制电路的另一示例性实施例中，提供∑-Δ模拟数字转换器和抽取器电路，其中过采样频率是一种在大于或等于2且延伸至1024或更大的范围内的D类放大器的开关频率的正倍数。仍然在另一示例性实施例中，D类放大器控制电路具备过采样频率，该过采样频率是所述放大器的开关频率的倍数，其中该倍数大于或等于128。在另一实施例中，D类放大器控制电路具备过采样频率，该过采样频率是所述放大器的开关频率的倍数，其中该倍数大于或等于256。

仍然在另一示例性实施例中，提供一种D类音频放大器电路，其包括：一个预驱动器，该预驱动器具有用信号驱动高侧驱动器和低侧驱动器的输出，以生成用于驱动扬声器的输出电压信号；一个耦合的反馈电路，其用于接收其中一个输出电压信号且包括一个低通滤波器，其输出一个滤波反馈信号；一个用于接收音频输入信号的输入；一个模拟数字转换器，该模拟数字转换器耦合到音频信号输入且进一步耦合到低通滤波反馈信号，且输出一个表示所述音频输入信号和低通滤波反馈信号之间的积分幅值之差的幅值的数字值；一个耦合的数字滤波器，其接收上述数字值，且利用可编程系数放大该数字值并输出数字滤波器输出信号；以及一个数字模拟转换器，其用于产生与数字滤波器输出信号相对应的脉宽调制输出信号，该数字模拟转换器耦合到预驱动电路。仍然在上述D类音频放大器控制电路的另一示例性实施例中，低通滤波器可以进一步包括衰减。

仍然在另一示例性实施例中，提供上述D类音频放大器控制电路，其中模拟数字转换器进一步包括∑-Δ模拟数字转换器。在另一示例性实施例中，提供一种具有∑-Δ模拟数字转换器的D类音频放大器，其中∑-Δ模拟数字转换器进一步包括输出数字流的高阶∑-Δ转换器。在另一示例性实施例中，提供一种具有∑-Δ模拟数字转换器的D类音频放大器控制电路，其中∑-Δ模拟数字转换器进一步包括输出数字信号流的第一阶∑-Δ模拟数字转换器。

仍然在另一示例性实施例中，提供一种具有∑-Δ模拟数字转换器的D类音频放大器控制电路，其中∑-Δ模拟数字转换器进一步包括两个分支输入开关电容电路，其接收时变输入信号至第一分支，以及接收模拟反馈信号至第二分支，分支输入开关电容电路在两相非重叠时钟信号的第一相位期间采样第一和第二分支，且其在两相非重叠时钟信号的第二相位期间积分采样电压。

仍然在另一示例性实施例中，D类音频放大器控制电路具备∑-Δ模拟数字转换器，其中∑-Δ模拟数字转换器进一步包括一个共模抑制电路。在另一示例性实施例中，提供一种D类音频放大器控制电路，其中模拟数字转换器电路是一种输出位流的过采样电路。仍然在另一示例性实施例中，提供一种D类音频放大器控制电路，其中模拟数字转换器电路是一种具有过采样频率的过采样电路，该过采样频率是在大于或等于2且延伸至1024或更大的范围内的D类放大器的开关频率的正倍数。仍然在另一示例性实施例中，提供一种D类放大器控制电路，其中模拟数字转换器电路是具有大于或等于128倍的过采样频率的过采样电路。仍然在另一示例性实施例中，提供一种D类放大器控制电路，其中模拟数字转换器电路是具有过采样频率的过采样电路，该过采样频率是具有大于或等于256的D类放大器的开关频率的正倍数。

仍然在另一示例性实施例中，D类音频放大器控制电路具备模拟数字转换器，且进一步包括一个在模拟数字转换器和数字滤波器之间耦合的抽取器，其用于降采样过采样数字信号。

仍然在另一示例性实施例中，D类音频放大器控制电路具备∑-Δ模拟数字转换器，且进一步包括一个在∑-Δ模拟数字转换器和数字滤波器之间耦合的抽取器，其用于降采样过采样数字信号。在另一示例性实施例中，D类音频放大器控制电路具备∑-Δ模拟数字转换器，且进一步包括一个抽取器，该抽取器包括以过采样频率为时钟的计数器且用于计算每个周期中所述位流的位的数量。

仍然在另一示例性实施例中，提供一种D类音频放大器控制电路，包括：一个预驱动器，该预驱动器具有用信号驱动高侧驱动器和低侧驱动器的输出，以生成用于驱动扬声器的输出电压信号；一个耦合的反馈电路，其用于接收其中一个输出电压信号且包括一个低通滤波器，其输出一个滤波反馈信号；一个用于接收音频输入信号的输入；一个模拟数字转换器，该模拟数字转换器耦合到音频信号输入且进一步耦合到低通滤波反馈信号，且输出一个表示音频输入信号和低通滤波反馈信号之间的积分幅值之差的幅值的数字值；一个耦合的数字滤波器，其接收所述数字值，且利用可编程系数放大该数字值并输出数字滤波器输出信号；以及一个数字模拟转换器，其用于产生与数字滤波器输出信号相对应的脉宽调制输出信号，该数字模拟转换器耦合到预驱动电路；且进一步包括噪声整形电路，其耦合到数字滤波器，用于降低由数字脉宽调制信号发生器的有限分辨率引起的量化噪声。

仍然在另一示例性实施例中，提供一种用于控制D类音频放大器的驱动器的集成电路，其包括：一个预驱动器电路，该预驱动器电路具有用门控制信号驱动高侧驱动器和低侧驱动器的输出，以生成用于驱动扬声器的输出电压信号；一个用于接收音频输入信号的输入；一个耦合的反馈电路，其用于接收其中一个输出电压信号且包括一个低通滤波器，其用于输出一个滤波反馈信号；一个用于接收音频输入信号的输入；一个模拟数字转换器，该模拟数字转换器耦合到音频信号输入且进一步耦合到低通滤波反馈信号，且输出一个表示音频输入信号和低通滤波反馈信号之间的积分幅值之差的幅值的数字值；一个耦合的数字滤波器，其接收该数字值，且利用可编程系数放大该数字值并输出数字滤波器输出信号；以及一个数字模拟转换器，其用于产生与数字滤波器输出信号相对应的脉宽调制输出信号，该数字模拟转换器耦合到预驱动电路。

仍然在另一示例性实施例中，提供上述集成电路，其中模拟数字转换器进一步包括∑-Δ转换器电路。仍然在另一示例性实施例中，上述集成电路配备∑-Δ模拟数字转换器，其中∑-Δ转换器以一个过采样率为时钟，所述过采样率是放大器电路的开关频率的大于2倍的倍数。仍然在另一示例性实施例中，上述集成电路配备∑-Δ模拟数字转换器，其中∑-Δ转换器以一个过采样率为时钟，所述过采样率是大于或等于128倍的倍数。仍然在另一示例性实施例中，上述集成电路配备模拟数字转换器且进一步包括抽取器，在上述开关频率的时钟下，抽取器将数字样本从模拟数字转换器降转换到数字输出。

仍然在另一示例性实施例中，提供一种用于控制放大音频信号的驱动器的方法，包括：在输入接收音频输入信号；从音频输出接收反馈信号；低通滤波反馈信号来移除人类音频范围以上的谐波，以形成一个低通滤波反馈信号；测定低通滤波反馈信号和音频输入信号之间的差分信号；利用在开关频率的倍数的过采样将差分信号转换成数字值的流，其中的倍数大于二；将数字值接收到抽取器以将数字值降转换成以开关频率为时钟的值；数字滤波所述数字值以获得具有预定增益和频率响应的数字输出；将数字输出转换成具有频率等于开关频率的脉宽调制信号；以及在开关频率下输出一个高侧驱动器选通信号和一个低侧驱动器选通信号。

在另一示例性实施例中，提供上述方法，其中利用过采样将差分信号转换成数字值的流的步骤进一步包括在过采样频率的时钟下提供一个∑-Δ模拟数字转换器，且耦合到接收音频输入信号和低通滤波反馈信号。在另一示例性方法实施例中，提供上述方法且进一步提供一个在电源和第一输出终端之间耦合的高侧驱动器晶体管，且将其栅极端耦合到高侧驱动器选通信号；以及提供一个在第二输入端和接地端之间耦合的低侧驱动器，且将其栅极控制信号耦合到低侧选通信号。仍然在另一示例性实施例中，提供上述方法且进一步包括将一个扬声器耦合到第一和第二输出终端。仍然在另一优选实施例中，上述方法进一步包括在转换成脉宽调制信号之前，利用数字滤波对数字值输出进行噪声整形。

前述内容已经简要而宽泛的概述了本发明的特征和技术优势，这是为了更好的理解本发明的下述详细描述。本概述部分简要地描述了本发明的某些示例性实施例，但是本发明不仅局限于这些示例性实施例。本发明的其他特征和优势将在下文中进行描述，其构成本发明权利要求的主旨。本领域技术人员应当能够理解的是，可以容易地利用所公开的构思和特定实施例作为实施与本发明相同目的的改进或设计其他结构的基础。本领域技术人员还应认识到，这种等同的解释没有超出由后附权利要求提出的本发明的精神和范围。

附图说明

为了更全面的理解本发明及其优势，现在将结合附图介绍以下内容，其中：

图1说明使用了模拟斜波发生器和积分器电路的现有技术的D类音频放大器的一部分；

图2说明本发明的一个实施例中的D类音频放大器和控制电路系统；

图3说明本发明的另一个实施例中的D类音频放大器和控制电路系统；

图4说明可以用在图3的音频放大器中的模拟数字转换器的实施例；

图5说明与图3的模拟数字转换器一同工作的参考电压电路的实施例；

图6说明结合了本发明特征的集成电路的简化框图中的另一示例性实施例；以及

图7说明简化框图中的另一示例性实施例中的结合了本发明实施例的集成电路的替换形式。

附图、示意图和图表是说明性而非限制性的，而是本发明实施例的实例，其为了说明的目的而被简化，且并未按比例绘制。

具体实施方式

以下详细探讨当前优选实施例的制造和应用。但是应当认识到本发明提供了许多可适用的创造性观点，这些观点可以在广泛的多种特定背景下实施。所探讨的特定实施例仅说明了制造和应用本发明的特定方式，并不能构成对本发明范围的限制。

在以下介绍的某些说明性实施例中，描述了将D类放大器应用到音频应用中。这是一个示例性实施例且以下实施例所描述的电路和方法可以应用到D类放大器中，而不考虑被放大的输出信号的类型。其他应用包括将D类放大器应用到R/F、I/F和超声信号。这些可选择的实施例也可设想作为本发明的其他实施例且都在附加权利要求的范围之内。

图2示出在简化框图中的结合了本发明特征的D类放大器的实施例。在图2中，利用反馈回路控制放大器的频率响应。来自输出Vout的反馈信号输入进低通滤波器29，其以所示的方波形式接收脉宽调制、稳频输出信号，且低通滤波器29输出相同频率的正弦信号。这种来自低通滤波器输出的反馈信号输入到模拟数字转换器ADC33的一个输入终端。重要的，ADC33是差分ADC，输入信号Vin和反馈信号Vfb之间的差分或误差转换成数字信号。因为这两个信号的数值接近，所以差分信号从峰值到峰值将是一个小的电压，比如说至多10到50毫伏。相反，如果在开环配置中接收输入信号，则信号摆动会从接地电压或0伏的等级至电池的电源电压Vbatt。由于ADC33电路将优先在低电源电压下执行，所以差分或误差信号的应用使其能够执行一个简单且空间节约的电路。相反，如果信号摆动超过电源电压许多，则ADC的执行将变得非常困难，且需要大面积和许多部件才能得以实现。

ADC33的输出是“1”和“0”的数字输出流，其移动平均值与在模拟输入信号Vin和来自低通滤波器29的反馈输入之间得到的差分误差信号相匹配。数字加权信号输入到数字滤波器23。重要的，数字滤波器23的使用允许反馈控制回路调谐放大器的模拟部件或甚至适应性改变。这是图2的放大器的一个重要的优势。数字滤波器系数可以被适应性的配置，以便保持回路稳定性和确保放大器提供所需的频率响应。这种适应性可以通过改变数字滤波器的系数而简单改变回路响应特性中的极点和零点得以实现。接着，在这个非限制示例性实施例中的数字滤波器的输出被输入到数字PWM发生器，其输出一个在开关频率fs下的脉宽调制的稳频信号，该脉宽与数字输入信号的值相对应。因此，数字PWM发生器25在传送到达驱动器电路系统之前输出一个信号，该信号中以可变脉宽承载信息。

PWM信号输入到预驱动器电路27，接着用于产生至图2中的高侧驱动器P1和低侧驱动器N1的选通控制信号。在这个示例性实施例中，驱动器是所示的PMOS和NMOS功率晶体管；但是，其他实施例例如可以使用两个NMOS驱动器晶体管。其他的驱动器例如可以是双极晶体管。形成选通控制信号以便防止具有在现有技术中公知的在门信号的高频周期分别到P1和N1之间的短暂过渡或“无效时间(dead time)”的贯通(shoot through)。

所示的扬声器35耦合到输出节点Vout。Vout基本上是方形的脉宽调制信号，但是扬声器线圈是一种电感线圈，其提供一些低通滤波。虽然未明确在图2中示出，但是为了清楚起见，其他无源元件可以在输出和扬声器35之间使用，以根据需要进一步修整所产生的声音。在最简单的实施例中，可以省去这种模拟滤波，在较复杂的实施例中，可以在输出节点Vout和扬声器之间设置几个无源部件，以改善从扬声器中听到的声音。注意到，对于音频放大器的非限制性实施例，扬声器是一种天然的低通滤波器，因为其滤除在约20Hz-20kHz左右的的声谱范围以上的信号，因此较高频率的谐波被简单的滤除。

在合并入于此作为参考，序列号为12/197790的相关美国专利申请中，其示出一种类似的控制回路，其可以与合适的LC(电感/电容)电路一起应用，以实现提供了优良DC-DC转换器电路的实施例。在本发明的实施例中，这些概念进一步引申到旨在实现在改进的半导体工艺中实现电路的优良特性的低频D类放大器的实施例，上述改进的半导体工艺例如是最小特征尺寸为45纳米或更小的工艺，尽管这些工艺首先适用于数字电路系统。虽然这个示例性实施例在应用于具有非常小的最小特征尺寸的半导体工艺和低压内部电源电压中具有很强的优势，但是其还可以有利地应用于使用了较大型几何尺寸的半导体工艺的应用中。在某些实施例中，D类放大器可以是音频放大器。

图3说明了一种D类放大器的可选择的优选实施例。如图3所示，ADC转换器33适当的实现为∑-Δ转换器33。∑-Δ转换器允许简单的开关电容设计，以提供输入信号的共模的滤除，同时还提供转换成数字域所需的差分增益。

∑-Δ模拟数字转换器33输出一个数字流。这种数字流是高的过采样率产生的结果。大部分D类放大器都具有400kHz左右的开关频率fs。在图2的实施例中，提出这个实例用于说明而非限制本发明，且所选择的特定值对本发明的范围或附加权利要求的范围不够成限制，选择256X过采样作为合适的采样频率。当然，也可以采用其他采样频率，只要保持最小采样频率是尼奎斯特速率的两倍，以便输入信号可以准确再现。有用的过采样比率的实例是从2到1024甚至更大，最典型的是128和256。在具有400Mhz开关频率fs的256X的情况下，时钟fc是102.4Mhz(256×400kHz)。因此，对于每一个时钟周期^来说，典型的ADC输出256个数字值。对于使用1位∑-Δ转换器的特殊情况来说，这些数字值都是1位值，但其他∑-Δ结构还可使用更大的位的数量。如果过采样频率是开关频率的较低倍数，例如128X，则接着将输出128个样本。

因为ADC在输入处积分差分误差信号，其之后被量化，所以输出位流代表输入和之前的输出Vout之间的差分的移动平均值。一个简单的比较器量化器对ADC中的差分、积分信号进行采样且将数字位流输出为256的数字采样流。

这种设置允许通过抽取器(decimator)21进行适当的降采样。设置抽取器21来输出二进制编码数字信号(这里选择8位，但也可使用其他值)，其代表在一个周期的样本的加权平均值(本实例中为400kHz的周期fs，但可以使用其他fs频率)。有利地，在所示的典型电路实施例中，一个简单的数字计数器可以作为抽取器21。该计数器计数在之前的256样本中“1”的数量并因此输出一个在0和255之间的8位值。这是“积累和清除”抽取或降采样操作的本质。注意到其他电路形式可以用于抽取器，但是由于用于当前集成电路技术中的制造工艺是常常特别针对例如计数器的数字电路块进行优化的，所以简单计数器的应用特别有利于这种特殊的实施例。

抽取器21的输出是一种简单的m位(这里使用8位)数字值，其输入到数字滤波器23。数字滤波器23是一种简单且成本节约的数字滤波器，且可以使用一些已知的滤波器电路中的任何一种。在有利的实施例中，滤波器23的系数可以是适当的“动态的”或在制造之后可调谐的。在这种方式中，滤波器系数可以根据特定应用的需要调整，适合提供DC增益或衰减的应用，且确保包括了数字滤波器的控制回路的稳定和在温度、工艺变化、电压变化等的情况下保持稳定。可通过编程这些系数以改变回路响应来对系数进行适当的改变，即移动极点和零点，以便保持稳定性并得到在回路传递函数中所需的DC增益。

图4示出另一说明性优选实施例的示例性实施方式，即∑-ΔADC转换器用作ADC33。在图4中，输入Vin+和Vin-输入到由开关31、32、35、37、39、41和43构成的两个分支开关电容矩阵。开关由时钟Φ1或时钟Φ2作为时钟，它们都是非重叠时钟，且在本实例中，每一个都以102.4Mhz的采样频率fc作为时钟。电容C5和C7耦合到开关31和32以在时钟phi1处于高电平时采样电压Vin+和Vin-。电容C5和C7的其他终端都在I1时钟激活时耦合到电压Vcm。相似的，包括了开关45、47、49、51、53、55、57和59的开关矩阵在当时钟phi1激活时的周期内采样电容C1和C3上的共模电压Vcm。因为在时间I1激活期间，C1和C3的终端都在同一电压水平上，所以这些电容实质上是零输出的。

控制C1和C3上的电压的电容矩阵在时钟Φ2激活时，还将电压Vref1和Vref2输入到电容上。时钟Φ2与时钟Φ1，以交变和非重复方式被激活。开关49、53、55和59将一起操作以将这些电容耦合到Vref1和Vref2。以这种方式，上部分支提供的参考电压将与输入电压叠加(包括后面描述的相加和相减)。。

整个∑-Δ转换器有两个分支。下部分支计算Vin+和Vin-之间的差分并滤除共模。上部分支基于比较器的决定在全微分意义内加或减参考电压。

ADC33的量化功能通过以phi1为时钟的简单的比较器67实现。输出是一种在频率fc下的数字输出流。因此，取决于差分输入信号，将从两个分支积分器电路输出的平均差分误差信号数字化的输出信号是1或0。

图5示出Vref选择电路，用于设定图4的电路的上部分支的电压。因为该选择取决于以比较器67作为量化器的输出D和DZ的值，所以在∑-Δ电路中存在一个反馈。这是重要的，因为Vref1和Vref2的选择需要以致使∑-ΔADC的输出在一定范围内保持一个值的方式而得以实现。因为图4中的积分器电容61和63不再被清除，如果输入到运算放大器65的值是始终是正的，则输出将不断增加。使用图5中的电路将电压改变为图4中的Vref1和Vref2，所以量化器67先前的判决将导致参考电压的改变，因此迫使输出回到平均水平并避免了输出不断增加。门75、77、79和81以相似的方式运转，所以如果先前的“D”输出是正的，则接着在运算放大器的输入的用于下一叠加计算操作的参考电压将是负的，并因此减小了运算放大器的输出。因为量化器67在这个特定实施例中可以是1位量化器，所以仅在由运算放大器产生的两个信号之间的相对差分是要紧的，当使用比较器67处理所述差分时，其幅值是不需考虑的。不论使用例如2或3位的多位的∑-Δ，这都是完全可行的。提出1位的实例作为说明性、非限制性实例。

使用示例性实施例的方法具有几个优点。输入信号保持在非常小的范围内，只有误差信号被转换。这就进一步意味着可以使用在10和50毫伏差别之间的一个非常小的参考电压。在一个实施例中，等于Vref+的输入信号将致使输出“1”的持续流，而等于Vref-的输入信号将致使输出“0”的持续流。因为输入信号和参考电压都小，所以放大器的输入电压范围可以很小。而且，因为积分器的输出从未超出远离初始值的Vref伏特，所以放大器的输出电压范围也可以很小。而且，因为比较器只比较放大器的两个差分输出，所以放大器增益的线性不再是关键性的。而且，因为这些特性，所以放大器的设计明显简化，当以电源电压典型地保持在1伏特左右或更低的改进的半导体工艺实现电路的时候，这是一个重要的优势。本发明实施例的应用所带来的优势还可以较大的半导体工艺技术实现，且实施例和附加的权利要求不限于较小的工艺技术，但这些实施例在改进的半导体工艺节点的实现中具有特殊的好处。

因此，图5的电路提供一个用于依赖于先前结果的每个周期的参考，并因此在图4的叠加或积分电容器中保持积累电荷的不断增加。以这种方式，量化输出将是一个表示差分信号随着时间变化的平均值的数字输出流。过采样技术提供了一种非常高分辨率的ADC方案，而无需现有技术中的精密部件和ADC转换器的模拟无源部件。

图6示出实现本发明的控制电路的集成电路的简化框图的另一示例性实施例。在图6中，IC1集成了图2的电路，且数字滤波器91、数字PWM93、预驱动器97、低通滤波器101和模拟数字转换器ADC99在单一IC上实现。在优选实施例中，所述IC是在亚微米半导体工艺中制造的，且可以在例如45纳米、32纳米或具有相应的低核心供电电压的更小的最小特征尺寸的当前生产节点中实现。然而在其他优选实施例中，IC可以在任何半导体工艺中制造并依然能够获得明显的益处和优势。

图7示出合并了图3的电路的集成电路IC2的另一示例性实施例，例如IC2具有抽取器92、数字滤波器91、数字PWM93、预驱动器97、低通滤波器99和∑-ΔADC98。所示出噪声整形电路94是可选的。如果需要的话，这种噪声整形器能够通过整形由数字脉宽调制器发生器93的有限位分别率而导致的量化噪声来改善音频信号输出。高频噪声含量通过负载和/或反馈滤波器随后被抑制，因此提升了放大器的性能。特别是，这种噪声整形可以致使降低噪声和降低负载中的音调。

所示集成电路是实例实施方式。本发明可以用操作一个现成的或例如DSP的可编程IC的方法来实施。在这个实施例中，所述方法将包括接收一个模拟输入信号，将其与反馈信号作比较，实施差分或误差信号的模拟数字转换，输入数字值到数字滤波器，实施数字模拟转换，以及输出选通信号以驱动D类放大器的高和低侧驱动器。在另一示例性实施例方法中，模拟数字转换将在过采样∑-Δ转换器中实现，且在数字滤波器之前实施抽取。

尽管已经详细的描述了本发明及其优点，但是应当理解，在不超出由附加的权利要求定义的本发明的精神和范围的情况下，可以在本文中作出多种变化、替代和改造。例如，本领域技术人员将容易地理解，当保持在本发明的范围之内时，可对上述方法进行改变。

而且，本应用的范围不限定于说明书中描述的方法和步骤的特定实施例。作为一名本领域技术人员，将能从本发明的公开内容中认识到，根据本发明，都可以应用与此处描述的相应实施例执行实质上相同的功能或实现实质上相同的结果的现有的或后续发展的工艺或步骤。因此，附加的权利要求包含了这种工艺或步骤的范围。

Claims (10)

1.一种D类放大器控制电路，包括：

输入，用于接收具有小于100kHz的频率的时变输入信号；

反馈路径，用于耦合模拟输出信号；

低通滤波器，其耦合到反馈路径且输出一个低通滤波反馈信号；

模拟数字转换器，其耦合到上述输入且进一步耦合到上述低通滤波反馈信号且输出一个表示所述输入信号和低通滤波反馈信号之间差值的数字值；

数字滤波器，其被耦合以接收所述数字值且利用可编程系数放大所述数字值并输出数字滤波输出信号；

数字模拟转换器，用于产生一个频率与所述数字滤波输出信号相对应的脉宽调制输出信号；以及

预驱动器电路，其耦合到所述脉宽调制输出信号并输出用于D类放大器的高侧和低侧驱动器的驱动器门控制信号；

其中，模拟数字转换器包括∑-Δ模拟数字转换器；

所述D类放大器控制电路进一步包括在∑-Δ模拟数字转换器和数字滤波器之间耦合的抽取器，其中所述∑-Δ模拟数字转换器进一步包括：两个分支输入开关电容电路，其接收所述时变输入信号至第一分支，以及接收所述低通滤波反馈信号至第二分支，所述分支输入开关电容电路在两相非重叠时钟信号的第一相位期间采样所述第一和第二分支，且其在所述两相非重叠时钟信号的第二相位期间积分采样电压；

所述D类放大器控制电路进一步包括Vref选择电路，用于设定∑-Δ模拟数字转换器第一分支的电压，其中，所述Vref选择电路包括第一门(75)、第二门(77)、第三门(79)和第四门(81)，其中，所述第一门(75)与所述第二门(77)和所述第三门(79)连接，所述第四门(81)与所述第二门(77)和所述第三门(79)连接；所述第一门(75)和所述第三门(79)之间设置有输入(Vref+)，所述第二门(77)和所述第四门(81)之间设置有输出(Vref-)，所述第一门(75)和所述第二门(77)之间的输出(Vref1)、以及所述第三门(79)和所述第四门(81)之间的输出(Vref2)连接至所述第一分支。

2.如权利要求1的D类放大器控制电路，其中所述∑-Δ模拟数字转换器进一步包括抑制输入信号的共模、同时为信号到数字域的转换提供必要差分增益的电路。

3.如权利要求1的D类放大器控制电路，其中所述模拟数字转换器是一种输出数字输出流的过采样电路，所述抽取器以上述过采样频率为时钟的计数器，其输出在一个周期内位流脉冲的计数，其中所述过采样频率是D类放大器的开关频率的大于2的正的倍数，所述倍数大于或等于128。

4.一种D类音频放大器电路，包括：

预驱动器，该预驱动器具有用信号驱动高侧驱动器和低侧驱动器的输出，以生成用于驱动扬声器的输出电压信号；

反馈电路，其被耦合用于接收其中一个输出电压信号，且包括一个低通滤波器，用于输出一个滤波反馈信号；

用于接收音频输入信号的输入；

模拟数字转换器，该模拟数字转换器耦合到音频信号输入且进一步耦合到低通滤波反馈信号，且输出一个表示上述音频输入信号和低通滤波反馈信号之间的积分幅值之差的幅值的数字值；

数字滤波器，其被耦合以接收数字值，且利用可编程系数放大所述数字值并输出数字滤波器输出信号；以及

数字模拟转换器，其用于产生与数字滤波器输出信号相对应的脉宽调制输出信号，该数字模拟转换器耦合到预驱动电路；

所述模拟数字转换器进一步包括∑-Δ模拟数字转换器，其中所述∑-Δ模拟数字转换器进一步包括输出数字信号位流的第一阶∑-Δ模拟数字转换器；

所述∑-Δ模拟数字转换器进一步包括：两个分支输入开关电容电路，其接收所述时变输入信号至第一分支，以及接收所述低通滤波反馈信号至第二分支，所述分支输入开关电容电路在两相非重叠时钟信号的第一相位期间采样所述第一和第二分支，且在两相非重叠时钟信号的第二相位期间积分采样电压；

所述D类放大器控制电路进一步包括Vref选择电路，用于设定∑-Δ模拟数字转换器第一分支的电压，其中，所述Vref选择电路包括第一门(75)、第二门(77)、第三门(79)和第四门(81)，其中，所述第一门(75)与所述第二门(77)和所述第三门(79)连接，所述第四门(81)与所述第二门(77)和所述第三门(79)连接；所述第一门(75)和所述第三门(79)之间设置有输入(Vref+)，所述第二门(77)和所述第四门(81)之间设置有输出(Vref-)，所述第一门(75)和所述第二门(77)之间的输出(Vref1)、以及所述第三门(79)和所述第四门(81)之间的输出(Vref2)连接至所述第一分支。

5.如权利要求4的D类音频放大器电路，其中模拟数字转换器电路是输出数字输出流的过采样电路，其中过采样电路具有的过采样频率是D类放大器的开关频率的大于2的正的倍数，所述倍数大于或等于128。

6.如权利要求4的D类音频放大器电路，其中进一步包括在∑-Δ模拟数字转换器和数字滤波器之间耦合的抽取器。

7.如权利要求6的D类音频放大器电路，其中所述抽取器包括以过采样频率为时钟的计数器且计数对于每个周期的所述位流的位的数量，所述D类音频放大器电路进一步包括噪声整形电路，其耦合到数字滤波器，用于降低由数字滤波器输出中的脉宽调制的分辨率引起的失真。

8.一种用于控制D类放大器的驱动器的集成电路，其包括：

预驱动器，该预驱动器具有用门控制信号驱动高侧驱动器和低侧驱动器的输出，以生成用于驱动负载的输出电压信号；

用于接收输入信号的输入；

反馈电路，其被耦合用于接收其中一个输出电压信号且包括一个低通滤波器，该反馈电路输出一个滤波反馈信号；

模拟数字转换器，该模拟数字转换器耦合到一个信号输入且进一步耦合到低通滤波反馈信号，且输出一个表示输入信号和低通滤波反馈信号之间的积分幅值差的幅值的数字值；

数字滤波器，其被耦合以接收上述数字值，且利用可编程系数放大上述数字值并输出数字滤波器输出信号；以及

数字模拟转换器，其用于产生与数字滤波器输出信号相对应的脉宽调制输出信号，该数字模拟转换器耦合到所述预驱动器；

所述模拟数字转换器进一步包括∑-Δ转换器电路，其中所述∑-Δ转换器以一个过采样率为时钟；

所述D类放大器控制电路进一步包括数字滤波器之间耦合的抽取器，其中所述∑-Δ模拟数字转换器进一步包括：两个分支输入开关电容电路，其接收所述时变输入信号至第一分支，以及接收所述低通滤波反馈信号至第二分支，所述分支输入开关电容电路在两相非重叠时钟信号的第一相位期间采样所述第一和第二分支，且其在所述两相非重叠时钟信号的第二相位期间积分采样电压；

所述D类放大器控制电路进一步包括Vref选择电路，用于设定∑-Δ模拟数字转换器第一分支的电压，其中，所述Vref选择电路包括第一门(75)、第二门(77)、第三门(79)和第四门(81)，其中，所述第一门(75)与所述第二门(77)和所述第三门(79)连接，所述第四门(81)与所述第二门(77)和所述第三门(79)连接；所述第一门(75)和所述第三门(79)之间设置有输入(Vref+)，所述第二门(77)和所述第四门(81)之间设置有输出(Vref-)，所述第一门(75)和所述第二门(77)之间的输出(Vref1)、以及所述第三门(79)和所述第四门(81)之间的输出(Vref2)连接至所述第一分支。

9.如权利要求8的集成电路，其中，所述过采样率是D类放大器的开关频率2倍以上的倍数，所述倍数大于或等于128。

10.一种放大音频信号的方法，包括：

在输入接收音频输入信号；

从音频输出接收反馈信号；

低通滤波所述反馈信号，来移除人类音频范围以上的谐波，以形成一个低通滤波反馈信号；

测定低通滤波反馈信号和音频输入信号之间的差分信号；

利用在一个开关频率的倍数处的过采样，将所述差分信号转换成数字值的流，其中所述倍数大于二；

将所述数字值接收到一个抽取器，以将所述数字值降转换成以上述开关频率为时钟的值；

数字滤波所述数字值以获得具有预定增益的数字输出；

将所述数字输出转换成具有频率等于开关频率的脉宽调制信号；以及

在所述开关频率处输出一个高侧驱动器选通信号和一个低侧驱动器选通信号；

其中，利用过采样将差分信号转换成数字值的流的步骤进一步包括：

提供以所述过采样频率为时钟的∑-Δ模拟数字转换器，其被耦合以接收音频输入信号和低通滤波反馈信号；所述D类放大器控制电路进一步包括在∑-Δ模拟数字转换器和数字滤波器之间耦合的抽取器，其中所述∑-Δ模拟数字转换器进一步包括：两个分支输入开关电容电路，其接收所述时变输入信号至第一分支，以及接收所述低通滤波反馈信号信号至第二分支，所述分支输入开关电容电路在两相非重叠时钟信号的第一相位期间采样所述第一和第二分支，且其在所述两相非重叠时钟信号的第二相位期间积分采样电压；

所述D类放大器控制电路进一步包括Vref选择电路，用于设定∑-Δ模拟数字转换器第一分支的电压，其中，所述Vref选择电路包括第一门(75)、第二门(77)、第三门(79)和第四门(81)，其中，所述第一门(75)与所述第二门(77)和所述第三门(79)连接，所述第四门(81)与所述第二门(77)和所述第三门(79)连接；所述第一门(75)和所述第三门(79)之间设置有输入(Vref+)，所述第二门(77)和所述第四门(81)之间设置有输出(Vref-)，所述第一门(75)和所述第二门(77)之间的输出(Vref1)、以及所述第三门(79)和所述第四门(81)之间的输出(Vref2)连接至所述第一分支。

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