CN101657971A - 用于具有非易失性存储器的数字模拟信号转换器的读取及写入接口通信协议 - Google Patents

用于具有非易失性存储器的数字模拟信号转换器的读取及写入接口通信协议 Download PDF

Info

Publication number
CN101657971A
CN101657971A CN200880011818A CN200880011818A CN101657971A CN 101657971 A CN101657971 A CN 101657971A CN 200880011818 A CN200880011818 A CN 200880011818A CN 200880011818 A CN200880011818 A CN 200880011818A CN 101657971 A CN101657971 A CN 101657971A
Authority
CN
China
Prior art keywords
digital analog
dac
analog converters
code
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200880011818A
Other languages
English (en)
Other versions
CN101657971B (zh
Inventor
托马斯·尤博克·李
乔纳森·杰克逊
约翰·奥斯丁
安德鲁·斯旺埃克
扬·约纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Publication of CN101657971A publication Critical patent/CN101657971A/zh
Application granted granted Critical
Publication of CN101657971B publication Critical patent/CN101657971B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Read Only Memory (AREA)
  • Communication Control (AREA)

Abstract

本发明揭示一种例如数字模拟转换器(DAC)装置的混合信号装置，其具有存取易失性及/或非易失性存储器且每当所述混合信号装置通电时允许预编程的输出电压的串行接口通信协议。然而，不同于常规DAC装置，具有非易失性存储器的DAC装置可需要用于有效地操作所述DAC装置及系统主控制器单元(MCU)之间的通信的专用接口通信协议。提供不违背标准串行总线通信协议的接口通信协议以用于在所述DAC装置的所述易失性与非易失性存储器之间进行通信，使得所述MCU可存取所述DAC装置的存储器(非易失性及/或易失性存储器)。

Description

用于具有非易失性存储器的数字模拟信号转换器的读取及写入接口通信协议
相关申请案交叉参考
本申请案主张Thomas Youbok Lee(托马斯·尤博克·李)、Jonathan Jackson(乔纳森·杰克逊)、John Austin(约翰·奥斯汀)、Andrew Swaneck(安德鲁·斯瓦奈克)及Yann Johner(岩·琼纳)的2007年4月12日提出申请、标题为“Read and WriteInterface Communications Protocol for Digital-to-Analog Signal Converter withNon-Volatile Memory(用于具有非易失性存储器的数字模拟信号转换器的读取及写入接口通信协议)”的序列号为60/911,287的共同拥有的美国临时专利申请案的优先权，所述专利申请案出于各种目的而特此以引用的方式并入本文中。
技术领域
本发明涉及数字模拟转换器(DAC)，且更明确地说涉及用于将配置信息及输入数据存储于非易失性存储器中的DAC的通信协议。
背景技术
当前技术DAC装置将配置信息及输入数据存储于易失性存储器中。当从DAC装置及相关联易失性存储器移除操作电力时，存储于所述易失性存储器中的配置信息及输入数据会丢失。举例来说，DAC装置可用于输出可编程模拟电压。编程位(例如，模拟电压的数字表示)存储于DAC寄存器中，所述DAC寄存器为易失性，由此在断电时释放其内容。在对DAC装置的最初通电之后，所述DAC寄存器被清除或其内容是不可预测的直到再次对所述DAC寄存器进行编程。因此，每次给所述DAC装置通电时必须对所述DAC寄存器进行重编程。此使主控制器程序的额外程序循环成为必要以便对所述DAC寄存器进行重编程。在许多应用中，DAC装置支持系统中其它装置的操作。举例来说，所述DAC装置可向其它装置提供参考电压以用于对其的适当操作。由于必须对所述DAC寄存器进行重编程，因此取决于所述DAC装置的所有其它装置必须等待(防止操作)直到所述DAC寄存器含有正确数据。
发明内容
因此，需要防止DAC装置配置信息及输入数据在断电或电力损失条件期间的丢失。如果DAC装置在其接通时自身会立即输出预编程的输出，那么总体系统应用程序使数个初始化及校准步骤减少，且借此可始终以相同条件初始化系统，即使当存在到其的电力中断时。此将增加系统操作效率及应用程序的有用范围。
DAC装置可具有易失性及非易失性内部存储器块两者。非易失性存储器可用于存储配置信息及数字电压值，例如，用于DAC装置的数据。举例来说，非易失性存储器可以是但不限于电可擦除及可编程只读存储器(EEPROM)、快闪存储器及类似存储器。可在任一时间将此数据写入到内部非易失性存储器块中且借此可保护所存储的配置信息及数字电压值在电力中断期间免遭丢失。
根据本发明的教示内容，非易失性存储器(例如，EEPROM、快闪等)可以是DAC装置的一部分。借此，每当给DAC/非易失性存储器装置通电时，其可提供预编程的输出电压。然而，不同于常规DAC装置，具有非易失性存储器的DAC可需要用于有效地操作所述DAC装置的专用接口通信协议。举例来说，系统主控制器单元(MCU)需要用以存取易失性存储器(DAC寄存器)及/或非易失性存储器(例如，EEPROM)的方式。因此，DAC装置中的非易失性存储器需要具有MCU的有效接口通信协议，使得所述MCU可有效地存取所述DAC装置的存储器(非易失性及易失性存储器两者)。由于大多数混合信号装置(例如，DAC、模拟数字(ADC)及数字电位计)是通过使用标准串行接口(I2C、SPI、USB、SCIO等)来操作，因此用于与DAC装置的易失性及非易失性存储器通信的接口通信协议可在不违背现有串行通信协议的规范的情况下进行操作。
根据本发明的教示内容，串行数据接口通信协议可用于经由串行数据总线(例如，I2C、SPI、USB、SCIO等)操作DAC装置及内部非易失性存储器。举例来说，但并不限于具有非易失性存储器的一、二、三或四通道12位DAC装置，其中这些DAC装置可并入有相同的非易失性接口通信协议。使用接口通信协议来解决以下问题：(a)用户可借助一个或多个简单命令从非易失性或易失性存储器读取配置及数据信息及/或将配置及数据信息写入到非易失性或易失性存储器中。此还减少接口通信时间。(b)简单而有效的命令结构降低装置接口电路的复杂性。及(c)相同的命令结构可用于使用相同的集成电路封装管脚外伸连接从装置测试寄存器读取及向装置测试寄存器写入，由此消除对额外测试接口的需要。
根据本发明的具体实例性实施例，一种用于数字模拟转换且具有用于存储配置信息及用于转换到模拟值的数字值的非易失性存储器的装置包括：串行输入输出端口，其适于耦合到串行总线；串行接口及逻辑，所述串行接口耦合到所述串行输入输出端口；一个或一个以上输入寄存器，其耦合到所述串行接口及逻辑；一个或一个以上数字模拟转换器寄存器，其耦合到所述一个或一个以上输入寄存器中的相应输入寄存器；一个或一个以上数字模拟转换器，其耦合到所述一个或一个以上数字模拟转换器寄存器中的相应数字模拟转换器寄存器；及至少一个非易失性存储器，其耦合到所述一个或一个以上输入寄存器。
附图说明
通过结合附图参照以下说明可获得对本发明的更全面理解，附图中：
图1图解说明根据本发明具体实例性实施例的具有单通道数字模拟转换(DAC)能力及非易失性存储器的装置的示意性框图；
图2图解说明根据本发明另一具体实例性实施例的具有多通道数字模拟转换(DAC)能力及非易失性存储器的装置的示意性框图；
图3图解说明根据本发明具体实例性实施例的用于地址、命令及数据协议结构的写入命令的表；
图4图解说明用于仅向图1及2中所示的DAC输入寄存器(易失性)快速写入的地址、命令及数据协议结构的示意图；
图5图解说明用于向图1及2中所示的DAC输入寄存器及非易失性存储器写入的地址、命令及数据协议结构的示意图；
图6图解说明用于向图1及2中所示的DAC输入寄存器中的Vref选择位写入的地址、命令及数据协议结构的示意图；
图7图解说明用于向图1及2中所示的DAC输入寄存器中的断电选择位写入的地址、命令及数据协议结构的示意图；
图8图解说明用于向图1及2中所示的DAC装置的非易失性存储器中的微调及地址位写入的地址、命令及数据协议结构的示意图；
图9图解说明用于向图1及2中所示的DAC装置的非易失性存储器中的锁定位写入的地址、命令及数据协议结构的示意图；
图10a到10d图解说明用于在正常模式中读取图1及2中所示的DAC装置的DAC输入寄存器及非易失性存储器的地址、命令及数据协议结构的示意图；
图11a到11d图解说明用于在测试模式中读取图1及2中所示的DAC装置的DAC输入寄存器及非易失性存储器的地址、命令及数据协议结构的示意图；
图12(a)、12(b)、12(c)及12(d)图解说明可与根据本发明具体实例性实施例的图1及2所示的装置一起使用的各种类型的串行接口的示意性框图及总线信号图；且
图13图解说明可与根据本发明具体实例性实施例的图1及2所示的装置一起使用的许多集成电路封装中的两者的示意性平面图。
尽管本发明易于作出各种修改及替代形式，但在图式中已显示并在本文中详细地描述其具体实例性实施例。然而，应理解，本文对具体实例性实施例的说明并非打算将本发明限定于本文所揭示的特定形式，而是相反，本发明打算涵盖所附权利要求书所界定的所有修改及等效形式。
具体实施方式
现在参照所述图式，其示意性地图解说明具体实例性实施例的细节。图式中的相同元件将由相同的编号来表示，且相似的元件将由带有不同小写字母后缀的相同编号来表示。
参照图1，所绘示的是根据本发明具体实例性实施例的具有单个数字模拟转换(DAC)能力及非易失性存储器的装置的示意性框图。通常由编号100表示的装置可包括串行接口及逻辑102、输入寄存器104、DAC寄存器106、数字模拟转换器(DAC)108、断电控制件110、模拟放大器112、非易失性存储器114、电荷泵116及通电重置(POR)电路118。
非易失性存储器114可以是但并不限于电可擦除及可编程只读存储器(EEPROM)、快闪存储器等。举例来说，14位EEPROM可用于存储配置寄存器位(例如，2个位)及DAC输入数据(例如，DAC 108应产生的模拟电压的数字表示的12个位)。电荷泵116可用于向非易失性存储器114写入。可在电压端子VDD及Vss处向装置100供应电力。输入寄存器104可在节点A0处具有用于从若干装置中进行选择的地址选择线。串行接口及逻辑102耦合到n位宽度的串行数据总线，例如，n＝1，2，3等。可将配置及数据值写入到非易失性存储器114及/或输入寄存器104或者可从非易失性存储器114及/或输入寄存器104读取配置及数据值。可从输入寄存器104对DAC寄存器106进行加载。还可将非易失性存储器114的内容传送到输入寄存器104。
参照图2，所绘示的是根据本发明另一具体实例性实施例的具有多通道数字模拟转换能力及非易失性存储器的装置的示意性框图。通常由编号200表示的装置可包括串行接口及逻辑102、多个输入寄存器104、多个DAC寄存器106、多个数字模拟转换器(DAC)108、多个模拟放大器112、非易失性存储器114及电荷泵116。通电重置(POR)电路118(图1)、断电控制件110(图1)、内部电压参考及电压参考值选择电路虽未显示但也可以是装置100及/或装置200的一部分。虽显示了四个ADC通道，但本发明涵盖且归属于本发明的范围内，任一数目的ADC通道可结合本发明的教示内容使用。
非易失性存储器114可以是但并不限于电可擦除及可编程只读存储器(EEPROM)、快闪存储器等。举例来说，组织在14个位字中的EEPROM可用于存储配置寄存器位(例如，2个位)及DAC输入数据(例如，相应DAC 108应产生的模拟电压的数字表示的12个位)。电荷泵116可用于向非易失性存储器114写入。可在电压端子VDD及Vss处向装置100供应电力。串行接口及逻辑102可具有用于将DAC设定从串行输入锁存器传送到输出锁存器(例如，DAC寄存器106)的输入(/LDAC)。串行接口及逻辑102耦合到n位宽度的串行数据总线，例如，n＝1，2，3等。可将配置及数据值写入到非易失性存储器114及/或输入寄存器104或者可从非易失性存储器114及/或输入寄存器104读取配置及数据值。可从相应输入寄存器104对DAC寄存器106进行加载。还可将非易失性存储器114的内容传送到相应输入寄存器104。
参照图3，所绘示的是根据本发明具体实例性实施例的用于地址、命令及数据协议结构的写入命令的表。所述写入命令可用于写入配置位、非易失性存储器及/或输入寄存器。如在图3中所示的表中所概述，可通过使用三个写入命令位(C2、C1、C0)来定义写入命令类型，如下文更全面地描述。
参照图4，所绘示的是用于仅向图1及2中所示的一个或多个输入寄存器(易失性)快速写入的地址、命令及数据协议结构的示意图。举例来说，装置100及200可支持但并不限于7位从装置寻址。从装置地址可含有用于选择多个装置100或200中的一者的包括四个固定识别位(例如，1100b)的装置代码404及三个地址406位(A2、A1、A0)。可在制造期间对装置代码404进行预编程，且地址406可具有在制造期间经硬连线的A2及A1位以及A0位的由A0封装连接(图13)处的逻辑电平确定的二进制值。
图4中所示的快速写入命令以开始位402开始且以停止位420终止，所述开始位后跟随有多个字节(每一字节8个位)，每一字节后跟随有装置(从装置)确认410。仅使用了写入命令位412(C2＝0且C1＝0)，而将C0位忽略为C0＝X(其中X是不关注的)。所述快速写入命令用于按顺序更新一个或多个输入寄存器104。针对每一DAC通道按顺序更新断电选择位(PD1、PD0)414以及DAC输入数据的12个位(D11-D0)416及418(图4中显示用于三个DAC通道的字节)。非易失性存储器114中的数据不受所述快速写入命令的影响。
参照图5，所绘示的是用于向图1及2中所示的DAC输入寄存器及非易失性存储器写入的地址、命令及数据协议结构的示意图。举例来说，装置100及200可支持但并不限于7位从装置寻址。从装置地址可含有用于选择多个装置100或200中的一者的包括四个固定识别位(例如，1100b)的装置代码404及三个地址位406(A2、A1、A0)。可在制造期间对装置代码404进行预编程，且地址406可具有在制造期间经硬连线的A2及A1位以及A0位的由A0封装连接(图13)处的逻辑电平确定的二进制值。
图5中所示的写入命令协议以开始位402开始且以停止位420终止，所述开始位后跟随有多个字节(每一字节8个位)，每一字节后跟随有装置(从装置)确认410。第一字节包括装置代码404、装置地址406(A2、A1、A0)及设定为零的读取/写入位408。第二字节包括三个写入命令位512a(C2＝0、C1＝1、C0＝0)、DAC选择528a(DAC1、DAC0)、参考电压选择位526a及断电选择位514a(PD1、PD0)。第三字节包括DAC增益选择位540a(/Gx1/Gx2)及最高有效数据位522a(D11：D5)。第四字节包括最低有效数据位524a(D4：D0)，其中将所述第四个字节的三个最低有效位忽略作为不关注＝X。
以上所描述的第二、第三及第四字节中所含有的信息对于每一DAC通道可重复。显示了用于DAC通道的两个实例的写入命令协议，然而，用于任一数目的DAC通道的写入协议涵盖在本文中(例如，图2)及/或对于所述DAC通道中的每一DAC通道重复直到停止位420使写入命令协议终止。
参照图6，所绘示的是用于向图1及2中所示的DAC输入寄存器中的Vref选择位写入的地址、命令及数据协议结构的示意图。所述Vref选择位用于选择DAC 108中的每一者所使用的电压参考源。第一字节包括如上文中所述的装置代码404、地址位406及读取/写入位608。第二字节包括三个写入命令位612(C2＝1、C1＝0、C0＝0)及用于DAC 108中的相应DAC的Vref选择位630(图6中显示用于四个DAC的Vref选择位630a、630b、630c及630d)。每一DAC 108单个Vref选择位630允许两个参考电压源，例如，内部产生的参考电压或电源电压Vdd。此写入命令以停止位420终止。
参照图7，所绘示的是用于向图1及2中所示的DAC输入寄存器中的断电选择位写入的地址、命令及数据协议结构的示意图。此写入命令用于为DAC 108中的每一者选择正常或断电模式。两个断电位714(PD1、PD0)用于DAC 108中的每一者。当为DAC 108选择正常模式时，所述DAC 108将输出模拟电压。当选择断电模式时，将不存在从相关联DAC 108输出的模拟电压，而是取决于两个断电位714(PD1、PD0)的逻辑值将由到接地或共用(common)的固定电阻值替代。第一字节包括如上文中所述的装置代码404、地址位706及读取/写入位408。第二字节包括三个写入命令位712(C2＝1、C1＝0、C0＝1)及用于DAC 108中的相应DAC的断电位对714(图7中显示用于四个DAC 108的四对断电位714a、714b、714c及714c)。此写入命令以停止位420终止。
参照图8，所绘示的是用于向图1及2中所示的DAC装置的非易失性存储器中的微调及地址位写入的地址、命令及数据协议结构的示意图。通常当装置100在测试模式中时使用此命令。第一字节包括如上文中所述的装置代码404及读取/写入位408。第二字节包括三个写入命令位812(C2＝1、C1＝0、C0＝1)及地址位806。第三字节包括用于调整内部电压参考(未显示)的电压参考微调位836。第四字节包括DAC选择位828、用于来自选择位828的选定DAC的DAC增益选择位840及用于微调选定DAC108的任选放大器112的微调位842。第五、第六及第七字节可重复第四字节的配置，每一选定DAC 108一个字节，例如，借助四个字节选择四个DAC(图8中所示的字节五用于第二选定DAC 108)。此测试模式写入命令以停止位420终止。
参照图9，所绘示的是用于向图1及2中所示的DAC装置的非易失性存储器中的锁定位写入的地址、命令及数据协议结构的示意图。通常当装置100在测试模式中时使用此命令。第一字节包括如上文中所述的装置代码404及读取/写入位408。第二字节包括三个写入命令位912(C2＝1、C1＝1、C0＝0)及锁定位944。所述锁定位防止对DAC装置100及200的非易失性存储器114的内容的未经授权的修改。当清除锁定位944时(逻辑0)，仅执行在测试模式中的写入命令。此测试模式写入命令以停止位420终止。
参照图10a到10d，所绘示的是用于在正常模式中读取图1及2中所示的DAC装置的DAC输入寄存器及非易失性存储器的地址、命令及数据协议结构的示意图。现在参照图10a，在正常模式中的读取命令以开始位402开始，所述开始位后跟随有由I2C总线主装置(例如，数字处理器(未显示))发送的第一字节，其中所述第一字节包括装置代码404、地址位1006及读取/写入位408(设定为指示读取操作的逻辑1)。一旦来自所述I2C总线主装置的此读取命令的第一字节完成，即断定从装置确认410。
接着，经寻址的从装置(例如，装置100或200)发送第二字节，所述第二字节包括DAC通道A(图2)的DAC寄存器106中所含有的数据内容的当前状态，此字节包括指示针对非易失性存储器114的写入的完成状态的就绪/忙位1046a(例如，逻辑1指示写入完成，逻辑0指示相反方面)；及其通电重置位1048a的所指示的DAC通道1028a(即，DAC1、DAC0)的当前状态、DAC选择位1028a(指示正在针对哪一DAC 108读取信息)、参考电压选择位1026a、断电选择位1014a(PD1、PD0)及DAC增益选择位1040a(/Gx1/Gx2)。在所述第二字节已由I2C总线主装置读取之后，所述总线主装置发送主装置确认1010。接着，所述从装置发送第三字节，所述第三字节包括与DAC选择位1028a相关联的DAC寄存器106中所含有的八个(8)最高有效数据位1022a。在所述第三字节已由所述I2C总线主装置读取之后，所述总线主装置发送另一主装置确认1010。接着，所述从装置发送第四字节，所述第四字节包括与选择位1028a中所指示的DAC相关联的DAC寄存器106中所含有的4个最低有效数据位。在所述第四字节已由所述I2C总线主装置读取之后，所述总线主装置发送另一主装置确认1010。
接着，经寻址的从装置(例如，装置100或200)发送包括非易失性存储器114中所含有的数据内容的当前状态的第五字节，此字节包括参考电压选择位1076a、断电选择位1064a(PD1、PD0)、DAC增益选择位1090a(/Gx1/Gx2)及与DAC选择位1028a相关联的非易失性存储器114中所含有的四个(4)最高有效数据位1072a。在所述第五字节已由所述I2C总线主装置读取之后，所述总线主装置发送主装置确认1010。接着，所述从装置发送第六字节，所述第六字节包括与DAC选择位1028a相关联的非易失性存储器114中所含有的八个(8)最低有效数据位1074a。在所述第六字节已由所述I2C总线主装置读取之后，所述总线主装置发送另一主装置确认1010。
图10b显示可用于供应用于下一DAC通道B(图2)的所有先前所提及的相应状态及数据的字节七(7)到字节十一(11)。图10c显示可用于供应用于下一DAC通道C(图2)的所有先前所提及的相应状态及数据的字节十二(12)到字节十六(16)。图10d显示可用于供应用于下一DAC通道D(图2)的所有先前所提及的相应状态及数据的字节十七(17)到字节二十一(21)。在正常模式命令中的此读取将以停止位420终止。
参照图11a到11d，所绘示的是用于在测试模式中读取图1及2中所示的DAC装置的DAC输入寄存器及非易失性存储器的地址、命令及数据协议结构的示意图。可在执行测试模式读取命令之前及期间向装置200(图2)的/LDAC管脚施加高电压。现在参照图11a，在测试模式中的读取命令以开始位402开始，所述开始位后跟随有由I2C总线主装置(例如，数字处理器(未显示))发送的第一字节，其中所述第一字节包括装置代码404及读取/写入位408(设定为指示读取操作的逻辑1)。一旦来自所述I2C总线主装置的此读取命令的第一字节完成，被测从装置即断定从装置确认410。
接着，被测从装置发送第二字节，其中所述第二字节包括指示针对非易失性存储器114的写入的完成状态的就绪/忙位1146a(例如，逻辑1指示写入完成，逻辑0指示相反方面)、被测从装置的地址1106a(A2、A1、A0)、由DAC选择位1128a(DAC1、DAC0)指示的选定DAC通道及所述选定DAC通道的断电选择位1014a(PD1、PD0)的状态。在所述第二字节已由总线主装置读取之后，所述总线主装置发送主装置确认1010。
接着，所述被测从装置发送第三字节，其中所述第三字节包括电压参考微调位1166a(V3、V2、V1、V0)的状态及选定DAC通道(例如，通道A(图2))的增益微调位1168a(G3、G2、G1、G0)的状态。在所述第三字节已由总线主装置读取之后，所述总线主装置发送主装置确认1010。
接着，所述被测从装置发送第四字节，其中所述第四字节包括参考电压选择位1026a的状态及选定DAC通道的锁定位1144a的状态。在所述第四字节已由总线主装置读取之后，所述总线主装置发送主装置确认1010。
图11b显示可用于供应用于下一DAC通道B(图2)的所有先前所提及的状态信息的字节五(5)到字节七(7)。图11c显示可用于供应用于下一DAC通道C(图2)的所有先前所提及的状态信息的字节八(8)到字节十(10)。图11d显示可用于供应用于下一DAC通道D(图2)的所有先前所提及的状态信息的字节十一(11)到字节十三(13)。在测试模式命令中的此读取将以停止位420终止。
参照图12(a)、12(b)、12(c)及12(d)，所绘示的是可与根据本发明具体实例性实施例的图1及2所示的装置一起使用的各种类型的串行接口的示意性框图及总线信号图。如图2(a)中所示，I2C接口及逻辑102a具有串行时钟线SCL及串行数据线SDA。I2C接口规范可从Phillips Semiconductors(飞利浦半导体)获得且出于各种目的而特此并入本文中。如在图2(b)中所示，串行外围接口(SPI)及逻辑102b具有串行时钟SCK、数据输出线SI、数据输入线SO及芯片选择CS。SPI接口规范可从Motorola，Inc.(摩托罗拉公司)或可从将SPI接口并入于其产品中的任一装置制造商获得。所述SPI接口规范出于各种目的而特此并入本文中。如在图2(c)中所示，通用串行总线(USB)及逻辑102c具有自计时数据线D+及D-。USB接口规范可在www.usb.org处或可从将USB接口并入于其产品中的任一装置制造商获得。所述USB接口规范出于各种目的而特此并入本文中。如在图2(d)中所示，串行时钟输入输出(SCIO)及逻辑102d具有单个自计时数据线SCIO。SCIO接口可使用Manchestercoding(曼彻斯特编码)以使得在单个位线上输送时钟及数据。其它串行接口标准已为数字电子装置设计领域的技术人员所了解且还可与本发明的教示内容一起有效地使用。
参照图13，所绘示的是可与根据本发明具体实例性实施例的图1及2所示的装置一起使用的许多集成电路封装中的两者的示意性平面图。显示了I2C接口，但本发明涵盖且归属于本发明的范围内，任一集成电路封装可与任一串行接口总线及任一数目的模拟输出、装置选择节点A0、加载寄存器同步/LDCA等一起使用。本发明涵盖且归属于本发明的范围内，装置选择(例如，启用)还可与串行数据中的可编程装置选择寻址一起完成。
可使用支持从装置寻址的串行总线协议来控制及读取/写入来往于装置100及200的配置及数据。这些地址位中的一些地址位可在工厂中于制作期间被编程到装置100及/或装置200中及/或在系统集成期间或甚至在现场中被编程。
尽管已参照本发明的实例性实施例来描绘、描述及界定了本发明各实施例，但这种参照并不暗示对本发明的限定，且不应推断出存在此种限定。可在形式及功能上对本发明的标的物作出大量的修改、改动及等效形式，受益于本发明的所属领域的技术人员将会想出这些修改、改动及等效形式。所描绘及所描述的本发明各实施例仅作为实例，而并非对本发明范围的穷尽性说明。

Claims (19)

1、一种用于数字模拟转换且具有用于存储配置信息及用于转换到模拟值的数字值的非易失性存储器的装置，所述装置包括：
串行输入输出端口，其适于耦合到串行总线；
串行接口及逻辑，所述串行接口耦合到所述串行输入输出端口；
一个或一个以上输入寄存器，其耦合到所述串行接口及逻辑；
一个或一个以上数字模拟转换器寄存器，其耦合到所述一个或一个以上输入寄存器中的相应输入寄存器；
一个或一个以上数字模拟转换器，其耦合到所述一个或一个以上数字模拟转换器寄存器中的相应数字模拟转换器寄存器；及
至少一个非易失性存储器，其耦合到所述一个或一个以上输入寄存器。
2、根据权利要求1所述的装置，其进一步包括用于向所述至少一个非易失性存储器写入的电荷泵。
3、根据权利要求1所述的装置，其进一步包括用于控制所述一个或一个以上数字模拟转换器的断电控制逻辑。
4、根据权利要求1所述的装置，其进一步包括耦合到所述一个或一个以上数字模拟转换器中的相应数字模拟转换器的模拟输出的一个或一个以上模拟放大器。
5、根据权利要求4所述的装置，其进一步包括用于控制所述一个或一个以上模拟放大器的断电控制逻辑。
6、根据权利要求1所述的装置，其进一步包括用于在到所述装置的电力损失时对其进行重置的通电重置电路。
7、根据权利要求1所述的装置，其进一步包括耦合到所述串行接口及逻辑以用于选择用于所述装置的地址的地址选择输入。
8、根据权利要求1所述的装置，其中所述一个或一个以上数字模拟转换器中的每一者是12个位。
9、根据权利要求1所述的装置，其中至少一个非易失性存储器是电可擦除及可编程只读存储器(EEPROM)。
10、根据权利要求1所述的装置，其中至少一个非易失性存储器是快闪存储器。
11、根据权利要求1所述的装置，其中到所述串行输入输出端口的命令耦合到所述串行接口及逻辑且用于控制操作、读取及写入数据以及读取所述装置的状态。
12、根据权利要求11所述的装置，其中快速写入命令用于将配置信息及数据写入到所述一个或一个以上输入寄存器，所述快速写入命令包括：
装置代码及地址，其用于对所述装置的选择；
读取/写入选择位，其指示写入操作；
快速写入命令代码；
断电代码；及
数字输入数据，其用于一个或一个以上输入寄存器中的每一者。
13、根据权利要求11所述的装置，其中写入命令用于将配置信息及数据写入到所述一个或一个以上输入寄存器及所述一个或一个以上非易失性存储器，所述写入命令包括：
装置代码及地址，其用于对所述装置的选择；
读取/写入选择位，其指示写入操作；
写入命令代码；
选择代码，其用于所述一个或一个以上数字模拟转换器中的每一者；
电压参考选择代码，其用于所述一个或一个以上数字模拟转换器中的每一者；
断电代码，其用于所述一个或一个以上数字模拟转换器中的每一者；
增益选择代码，其用于所述一个或一个以上数字模拟转换器中的每一者；及
数字输入数据，其用于所述一个或一个以上数字模拟转换器中的每一者。
14、根据权利要求11所述的装置，其中电压参考选择命令用于为所述一个或一个以上数字模拟转换器选择电压参考源，所述电压参考选择命令包括：
装置代码及地址，其用于对所述装置的选择；
读取/写入选择位，其指示写入操作；
电压参考选择命令代码；及
电压参考代码，其用于所述一个或一个以上数字模拟转换器中的每一者。
15、根据权利要求11所述的装置，其中断电选择命令用于为所述一个或一个以上数字模拟转换器中的每一者选择正常或断电模式，所述断电选择命令包括：
装置代码及地址，其用于对所述装置的选择；
读取/写入选择位，其指示写入操作；
断电选择命令代码；及
断电代码，其用于所述一个或一个以上数字模拟转换器中的每一者。
16、根据权利要求11所述的装置，其中第一测试模式命令用于写入用于电压参考的微调位及用于与所述一个或一个以上数字模拟转换器中的每一者相关联的运算放大器的微调位，所述第一测试模式命令包括：
装置代码及地址，其用于对所述装置的选择；
读取/写入选择位，其指示写入操作；
微调命令代码；
电压参考微调位；
选择位，其用于所述一个或一个以上数字模拟转换器中的每一者；
增益选择位，其用于所述一个或一个以上数字模拟转换器中的每一者；及
微调位，其用于微调所述一个或一个以上数字模拟转换器中的每一者。
17、根据权利要求11所述的装置，其中第二测试命令用于锁定对所述至少一个非易失性存储器的未经授权的修改，所述第二测试命令包括：
装置代码，其用于对所述装置的选择；
读取/写入选择位，其指示写入操作；
锁定命令代码；及
锁定位，其用于防止对所述至少一个非易失性存储器的未经授权的修改。
18、根据权利要求11所述的装置，其中读取命令用于读取所述一个或一个以上输入寄存器及所述至少一个非易失性存储器中的配置信息及数据，所述读取命令包括：
装置代码及地址，其用于对所述装置的选择；
读取/写入选择位，其指示读取操作；
就绪/忙位，其指示针对与所述一个或一个以上数字模拟转换器中的每一者相关联的所述至少一个非易失性存储器的写入操作的完成状态；
通电重置位，其指示所述一个或一个以上数字模拟转换器中的每一者的通电重置状态；
所述一个或一个以上数字模拟转换器中的每一者的识别，以便指示其存储于所述相应一个或一个以上数字模拟转换器寄存器中的用于以下各项的相应操作参数
电压参考选择，
断电选择，
增益选择，及
用于确定其模拟输出的数据字值；及
指示其存储于所述至少一个非易失性存储器中的用于以下各项的相应操作参数
电压参考选择，
断电选择，
增益选择，及
用于确定其模拟输出的数据字值。
19、根据权利要求11所述的装置，其中第三测试命令用于读取用于所述一个或一个以上数字模拟转换器中的每一者的配置信息，所述第三测试命令包括：
装置代码及地址，其用于对所述装置的选择；
读取/写入选择位，其指示读取操作；
就绪/忙位，其指示针对与所述一个或一个以上数字模拟转换器中的每一者相关联的所述至少一个非易失性存储器的写入操作的完成状态；
被测装置的识别；
所述一个或一个以上数字模拟转换器中的每一者的识别，以便指示其用于以下各项的相应配置信息
断电选择，
电压参考微调值，
增益微调值，
电压参考选择，及
锁定位状态。
CN200880011818.6A 2007-04-12 2008-04-10 用于具有非易失性存储器的数字模拟信号转换器的读取及写入接口通信协议 Active CN101657971B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US91128707P 2007-04-12 2007-04-12
US60/911,287 2007-04-12
US12/017,582 2008-01-22
US12/017,582 US7589652B2 (en) 2007-04-12 2008-01-22 Read and write interface communications protocol for digital-to-analog signal converter with non-volatile memory
PCT/US2008/059918 WO2008127988A2 (en) 2007-04-12 2008-04-10 Read and write interface communications protocol for digital-to-analog signal converter with non-volatile memory

Publications (2)

Publication Number Publication Date
CN101657971A true CN101657971A (zh) 2010-02-24
CN101657971B CN101657971B (zh) 2014-09-17

Family

ID=39853223

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880011818.6A Active CN101657971B (zh) 2007-04-12 2008-04-10 用于具有非易失性存储器的数字模拟信号转换器的读取及写入接口通信协议

Country Status (6)

Country Link
US (1) US7589652B2 (zh)
EP (1) EP2132877B1 (zh)
KR (1) KR20100015700A (zh)
CN (1) CN101657971B (zh)
TW (1) TWI424689B (zh)
WO (1) WO2008127988A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106227682A (zh) * 2015-08-31 2016-12-14 旺宏电子股份有限公司 电子装置、存储器装置及其数据交换方法
CN110825684A (zh) * 2019-11-15 2020-02-21 广州健飞通信有限公司 串行端口接口整合输出系统
CN110851180A (zh) * 2019-11-15 2020-02-28 广州健飞通信有限公司 寄存模块整合系统
CN110865949A (zh) * 2019-11-15 2020-03-06 广州健飞通信有限公司 可选模式串行端口接口整合输出系统

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7788430B2 (en) * 2007-09-14 2010-08-31 Microchip Technology Incorporated Enhanced single-node protocol for data, address and control operations
FR2966946B1 (fr) * 2010-10-27 2012-11-30 Oberthur Technologies Procede de configuration d'une entite electronique
US8607089B2 (en) * 2011-05-19 2013-12-10 Intel Corporation Interface for storage device access over memory bus
US9257182B2 (en) * 2012-12-21 2016-02-09 Micron Technology, Inc. Memory devices and their operation having trim registers associated with access operation commands
US9007867B2 (en) * 2013-02-28 2015-04-14 Micron Technology, Inc. Loading trim address and trim data pairs
US20150019775A1 (en) * 2013-03-14 2015-01-15 Microchip Technology Incorporated Single Wire Programming and Debugging Interface
US10409735B2 (en) * 2015-08-31 2019-09-10 Macronix International Co., Ltd. Electronic device and data exchange method including protocol indicative of modes of operation
US10649656B2 (en) * 2017-12-28 2020-05-12 Micron Technology, Inc. Techniques to update a trim parameter in non-volatile memory
CN112148365B (zh) * 2019-06-26 2024-04-05 珠海零边界集成电路有限公司 一种控制模块、方法及微控制器芯片
CN113312217A (zh) * 2020-02-26 2021-08-27 瑞昱半导体股份有限公司 内部集成电路总线的从属装置的测试方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6765954B1 (en) 1999-08-16 2004-07-20 Globespanvirata, Inc. System and method for implementing a delta-sigma modulator integrity supervisor
US6466149B2 (en) * 2000-12-29 2002-10-15 Summit Microelectronics Inc. Apparatus and method for digital to analog conversion
US6823416B1 (en) * 2001-04-18 2004-11-23 Analog Devices, Inc. Method and apparatus for device interface
WO2004054113A1 (en) * 2002-12-09 2004-06-24 Analog Devices Inc. An integraded circuit comprising a dac with provision for setting the dac to a clear condition, and a method for setting a dac to a clear condition
US7339834B2 (en) * 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106227682A (zh) * 2015-08-31 2016-12-14 旺宏电子股份有限公司 电子装置、存储器装置及其数据交换方法
CN110825684A (zh) * 2019-11-15 2020-02-21 广州健飞通信有限公司 串行端口接口整合输出系统
CN110851180A (zh) * 2019-11-15 2020-02-28 广州健飞通信有限公司 寄存模块整合系统
CN110865949A (zh) * 2019-11-15 2020-03-06 广州健飞通信有限公司 可选模式串行端口接口整合输出系统

Also Published As

Publication number Publication date
KR20100015700A (ko) 2010-02-12
EP2132877B1 (en) 2016-07-13
WO2008127988A3 (en) 2008-12-04
US20080252505A1 (en) 2008-10-16
TW200908566A (en) 2009-02-16
CN101657971B (zh) 2014-09-17
US7589652B2 (en) 2009-09-15
TWI424689B (zh) 2014-01-21
EP2132877A2 (en) 2009-12-16
WO2008127988A2 (en) 2008-10-23

Similar Documents

Publication Publication Date Title
CN101657971B (zh) 用于具有非易失性存储器的数字模拟信号转换器的读取及写入接口通信协议
CN101889397B (zh) 用以数模转换的集成电路装置
US7529951B2 (en) Memory subsystem voltage control and method that reprograms a preferred operating voltage
EP1537483B1 (en) A memory circuit comprising a non-volatile ram and a ram
US10873483B2 (en) Semiconductor device and memory system
CN101354923B (zh) 电压转换器电路和具有该电路的快闪存储器件
JP5016841B2 (ja) 不揮発性半導体記憶装置
US20060259729A1 (en) Semiconductor memory device, a sector-address conversion circuit, an address-conversion method, and operation method of the semiconductor memory device
US9966961B1 (en) Pin allocation circuit
KR100971406B1 (ko) 플래시 메모리 컨트롤러를 구성하기 위한 디바이스 및 방법
WO2001080249A1 (fr) Procede de commande d'ecriture/de lecture de donnees, et dispositif de stockage
CN108694140B (zh) 用于寻址i2c总线上的非易失性存储器的方法和对应的存储器设备
US20070180202A1 (en) Memory controller, semiconductor memory, and memory system
US5880992A (en) Electrically erasable and programmable read only memory
US6909624B2 (en) Semiconductor memory device and test method thereof
CN100523849C (zh) 基于位数可选的EFlash串口测试方法
US20090290433A1 (en) Method of inputting address in nonvolatile memory device and method of operating the nonvolatile memory device
EP3940540A1 (en) Storage controller and an operation method of the storage controller
TW200828244A (en) Common voltage adjustment apparatus
CN116453569B (zh) 一种在系统可编程pd芯片及其编程方法
US20040119625A1 (en) Integrated circuit comprising a DAC with provision for setting the DAC to a clear condition, and a method for setting a DAC to a clear condition
CN100492537C (zh) 对非易失性存储器进行的增加/减小、芯片选择和可选择写入
KR100496773B1 (ko) 낸드형 플래시 메모리의 테스트 장치 및 방법
CN116088953A (zh) 修改电路默认参数的方法及初始化参数选择电路
Sinclair et al. APPLYING IEEE 1451 STANDARD TO AATIS

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant