CN100492537C - 对非易失性存储器进行的增加/减小、芯片选择和可选择写入 - Google Patents

Abstract

一种具有一带有一可调节参数的装置的集成电路利用一双信号控制协议来选择所述装置，在将所述参数值保存或不保存在所述集成电路的一非易失性存储器中的情况下执行所述参数值的升高/降低或增加/减小。

Description

对非易失性存储器进行的增加/减小、芯片选择和可选择写入

技术领域

本发明大体上涉及具有非易失性存储器的数字集成电路，且更明确地说涉及使用双信号协议来控制非易失性存储器中的装置参数及其可选择存储。

背景技术

集成电路装置出于成本和空间考虑而变得越来越小且具有更少的信号引线。通常集成电路装置可处于具有五到八个插脚的集成电路封装中。这些插脚中的至少两个必须分别用于电源和接地，例如V_DD和V_SS。这样仅留下三到六个插脚用于有用信号和控制目的。当处于单一集成电路晶粒上或多个晶粒上的复数个集成电路装置处于集成电路封装中时，可使用更多插脚但仍然由于装置功能的数目而受到限制。

参数值增加和减小的典型集成电路装置是(例如)数字变阻器、数字电位计、数字计数器、可编程增益放大器、模N分频器，和数字到模拟转换器(DAC)。这些依赖增加/减小的装置共同需要的是控制装置所使用的参数值的增加和减小的某种方式。这些装置中的另一期望特征是将从装置去除电源之前使用的最后参数值存储在非易失性存储器中或进行保护以免发生例如静电放电或射频干扰(RFI)的破坏事件。

非易失性存储器可为(例如)一次可编程(OTP)电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、快闪存储器和类似物。然而，当对非易失性存储器进行写入时需要大量写入时间，当写入时需要使用功率，且在数据误差使非易失性存储器不可靠且因此不可使用之前对非易失性存储器可进行写入多少次存在限制。

需要一种集成电路装置，其使用最小数目的信号节点或插脚来增加和减小参数值并选择性地将参数值存储在集成电路装置的非易失性存储器中。

发明内容

本发明通过提供硬件和软件方法、系统和设备使集成电路装置通过使用仅需要集成电路装置的两个信号节点的控制协议来增加和减小其参数并将参数选择性地保存在非易失性存储器中，来克服上文识别的问题以及现有技术的其它缺点和不足。所述集成电路装置可为(例如，但不限于)数字变阻器、数字电位计、数字计数器、可编程增益放大器、模N分频器、数字到模拟转换器(DAC)和类似物。本发明可应用于具有参数的任何电子电路，所述参数必须增加和减小并接着保存在非易失性存储器中以便当从集成电路装置去除电源时保持参数的值。

根据本发明的特定示范性实施例，可组合使用上升/下降或增加/减小(下文中“U/D”)控制信号和芯片选择(下文中“CS”)控制信号来增加和减小集成电路装置的参数并选择性地将参数保存在非易失性存储器中。可在不将参数保存在非易失性存储器中的情况下执行集成电路装置参数的增加和减小，或可在对参数执行增加或减小之后保存参数。U/D和CS控制信号可彼此独立而处于第一逻辑电平或第二逻辑电平。U/D和CS控制信号也可为“有效低”(当处于逻辑低时被启用)、“有效高”(当处于逻辑高时被启用)或其任何组合，且彼此独立。

为了便于下文解释此特定示范性实施例，从第一逻辑电平到第二逻辑电平的变换将称为“上升沿”，且从第二逻辑电平到第一逻辑电平的变换将称为“下降沿”。

CS控制信号当其从第二逻辑电平变为第一逻辑电平(下降沿)时选择特定集成电路装置。CS控制信号下降沿时U/D控制信号所处的逻辑电平确定集成电路装置将在U/D控制信号逻辑电平变换的每一后续上升沿上增加(CS控制信号下降沿时U/D控制信号处于第二逻辑电平)还是减小(CS控制信号下降沿时U/D控制信号处于第一逻辑电平)。

如果CS控制信号的下降沿和后续上升沿时U/D逻辑电平为不同逻辑电平，那么将发生将最新参数值写入到非易失性存储器。如果CS控制信号的下降沿与后续上升沿时U/D逻辑电平均相同，那么将不发生对非易失性存储器的写入。这给予本发明在不必在每次CS控制信号取消选择集成电路装置时执行对非易失性存储器的长持续时间写入的情况下控制装置参数的能力。因此，可与CS控制信号选择装置期间作出的任何参数变化相独立而执行将最新装置参数写入到非易失性存储器。可通过仅适当时对非易失性存储器进行写入来节省大量功率和装置等待时间。减少非易失性存储器被写入的次数将增加其有用的操作寿命。

举例来说，如果第一逻辑电平由“0”表示，第二逻辑电平由“1”表示，上升沿变换由“↑”表示，且下降沿变换由“↓”表示。对于减小模式，U/D＝0且↓CS；随后CS＝0，且对于每一↑U/D，参数将减小一个单位。如果当↑CS时U/D＝1，那么将把装置参数的最后减小写入到非易失性存储器。然而，如果当↑CS时U/D＝0，那么将不写入到非易失性存储器。类似地，对于增加模式，U/D＝1且↓CS；随后CS＝0，且对于每一↑U/D，参数将增加一个单位。如果当↑CS时U/D＝0，那么将把装置参数的最后增加写入到非易失性存储器。然而，如果当↑CS时U/D＝1，那么将不写入到非易失性存储器。

预期且在本发明范围内的是：可使用CS和U/D控制信号逻辑电平边沿变换方向与逻辑电平的任何组合来根据本发明执行上文提及的控制操作，例如，可用第一逻辑电平替代第二逻辑电平且反之亦然。另外，可在不影响本发明操作的情况下交换上升沿变换“↑”与下降沿变换“↓”。

集成电路装置可封装在低插脚数封装中，例如SOT-23-5、SOT-23-6、MSOP-8、SOIC-8和类似封装。

在2001年3月13日授予Brunolli等人的共同拥有的第6,201,491号美国专利中更充分描述了数字电位计和变阻器的实例，所述专利为了所有目的而以引用的方式并入本文中，

本发明的技术优点是仅使用两个信号节点来控制装置参数的增加和减小、将装置参数写入或不写入到非易失性存储器和集成电路装置的装置选择。

另一技术优点是使对低插脚数封装中控制信号插脚的需求最小化。

另一技术优点是使对具有有限可用数目的有用写入的非易失性存储器的写入操作的数目最小化。

另一技术优点是通过减少对集成电路的非易失性存储器的写入操作的数目来降低集成电路的功率消耗。

另一技术优点是在不必将参数写入到非易失性存储器时较快地增加和减小装置参数。

本发明的技术特征是借助最少数目的控制信号针对于复数个控制功能以各种组合形式使用多功能控制信号。

为了本揭示案的目的并结合附图考虑，从以下对实施例的描述将了解本发明的特征和优点。

附图说明

可通过结合附图参照以下描述来获得对本揭示案及其优点的更完全理解，附图中：

图1说明根据本发明示范性特定实施例的集成电路装置的示意方框图；

图2说明具有连接到电源V_SS的一个末端和可用于连接到外部电路的滑刷的数字变阻器的示意图；

图3说明具有一个末端和可用于连接到外部电路的滑刷的数字变阻器的示意图；

图4说明具有连接到电源V_SS的第一末端、第二末端和可用于连接到外部电路的滑刷的数字电位计的示意图；

图5说明具有第一和第二末端和可用于连接到外部电路的滑刷的数字电位计的示意图；

图6说明根据本发明示范性特定实施例的用于在将参数写入和不写入到非易失性存储器的情况下减小装置参数的控制信号序列的示意信号图；和

图7说明根据本发明另一示范性特定实施例的用于在将参数写入和不写入到非易失性存储器的情况下增加装置参数的控制信号序列的示意信号图。

虽然本发明容许各种修改和替代形式，但图中已以举例方式展示其特定示范性实施例且本文中详细描述了其特定示范性实施例。然而，应了解，本文中对特定实施例的描述不希望将本发明限于所揭示的特定形式，而是相反，本发明将涵盖归属于由随附权利要求书界定的本发明的精神和范围内的所有修改、等效物和替代形式。

具体实施方式

本发明针对一种方法、系统和设备，其使集成电路装置通过使用仅需要集成电路装置的两个信号节点的控制协议来增加和减小其参数并将参数选择性地保存在非易失性存储器中。

现参看附图，示意说明本发明示范性实施例的细节。附图中相似元件将由相似数字表示，且类似元件将由具有不同小写体字母下标的相似数字表示。

现参看图1，其描绘根据本发明示范性特定实施例的集成电路装置的示意方框图。集成电路装置(一般由数字100表示)可包括加电和欠压控制102、2线接口和控制逻辑104、滑刷控制(增加/减小)寄存器106、非易失性存储器(例如，OTP EPROM、EEPROM或快闪)108，和装置参数110(例如，数字变阻器、数字电位计、数字计数器、可编程增益放大器、模N分频器、数字到模拟转换器(DAC)和类似物)。

加电和欠压控制102确保装置在已知条件下加电且在电源电压过低时将不执行逻辑和控制功能。

2线接口和控制逻辑104适于接收器控制信号，其中每一控制信号可处于两个逻辑电平中的一者，例如可处于可能与电源V_SS大体上相同电压的第一逻辑电平(“0”)，和可能与电源V_DD大体上相同电压的第二逻辑电平(“1”)。2线接口和控制逻辑104检测接收到的逻辑电平并且还可确定输入控制信号何时从第一逻辑电平变换为第二逻辑电平(上升沿变换“↑”)以及从第二逻辑电平变换为第一逻辑电平(下降沿变换“↓”)。2线接口和控制逻辑104接收到的逻辑电平和信号变换方向的组合可经解码以便进行装置选择、装置参数控制，和将参数选择性地写入到非易失性存储器108。可通过利用2线接口和控制逻辑104减小和增加寄存器106来控制装置参数。可使用芯片选择(“CS”)输入112来选择或启用装置100。可使用上升-下降(增加/减小)(“U/D”)输入114来增加和减小装置参数110。

现参看图2到5，其描绘根据本发明示范性实施例的特定可变电阻装置的各种配置的示意图。变阻器通常具有两个节点A和W，其间是可调节电阻。电位计通常具有三个节点A、B和W。A是顶部节点，B是底部节点，且W是耦合到电位计电阻的可调节部分的节点。图2中描绘的变阻器110a具有连接到封装插脚2(V_SS)的B节点和连接到装置100的封装插脚5的W节点。图3中描绘的变阻器110b具有连接到封装插脚6的A节点和连接到装置100的封装插脚5的W节点。图4中描绘的电位计110c具有连接到封装插脚6的A节点、连接到封装插脚5的W节点，和连接到装置100的封装插脚2(V_SS)的B节点。图5中描绘的电位计110d具有连接到封装插脚3的A节点、连接到封装插脚4的W节点，和连接到装置100的封装插脚6的B节点。对于装置100的每一者来说，V_DD和V_SS分别为电源和接地。

通过CS输入112和U/D输入114上的逻辑电平和其变换方向的组合来确认装置参数110的装置100控制协议。现参看图6，其描绘用于在将参数110值写入和不写入到非易失性(NV)存储器108的情况下减小装置参数110的控制信号序列的示意信号图。在时间602处，U/D输入114处于第一逻辑电平且CS输入112处于从第二逻辑电平到第一逻辑电平的下降沿变换。这向控制逻辑104指示，只要CS输入112处于第一逻辑电平，那么参数110将在U/D输入114的后续上升沿变换上减小。在时间604、606和608处，U/D输入114具有上升沿变换且参数110藉此减小三个单位。然而，存储在非易失性存储器108中的参数值维持在原始开始值(X)。在时间610处，CS输入112返回第二逻辑电平，而同时U/D输入114处于第二逻辑电平。这导致将参数110的最后值(X-3)写入到非易失性存储器108。

在时间612处，U/D输入114处于第一逻辑电平且CS输入112处于从第二逻辑电平到第一逻辑电平的下降沿变换。这向控制逻辑104指示，只要CS输入112处于第一逻辑电平，那么参数110将在U/D输入114的后续上升沿变换上减小。在时间614、616和618处，U/D输入114具有上升沿变换且参数110藉此减小三个单位。在时间620处，CS输入112返回第二逻辑电平，而同时U/D输入114处于第一逻辑电平。这导致不会将参数110写入到非易失性存储器108。因此，非易失性存储器108将保留最后写入的(610处)值(X-3)。

现参看图7，其描绘用于在将参数110值写入和不写入到非易失性存储器108的情况下增加装置参数110的控制信号序列的示意信号图。在时间702处，U/D输入114处于第二逻辑电平且CS输入112处于从第二逻辑电平到第一逻辑电平的下降沿变换。这向控制逻辑104指示，只要CS输入112处于第一逻辑电平，那么参数110将在U/D输入114的后续上升沿变换上增加。在时间704、706和708处，U/D输入114具有上升沿变换且参数110藉此增加三个单位(X+3)。在时间710处，CS输入112返回第二逻辑电平，而同时U/D输入114处于第一逻辑电平。这导致将参数110的最后值(X+3)写入到非易失性存储器108。

在时间712处，U/D输入114处于第二逻辑电平且CS输入112处于从第二逻辑电平到第一逻辑电平的下降沿变换中。这向控制逻辑104指示，只要CS输入112处于第一逻辑电平，那么将在U/D输入114的后续上升沿变换上增加参数110。在时间714、716和718处，U/D输入114具有上升沿变换且参数110藉此增加三个单位。在时间720处，CS输入112返回第二逻辑电平，而同时U/D输入114处于第二逻辑电平。这导致不会将参数110写入到非易失性存储器108。因此，非易失性存储器108将保留最后写入(在710处)的值(X+3)。

芯片选择、增加和减小装置参数110和对将参数110的值写入到非易失性存储器108的独立控制仅使用两个输入信号(CS输入112和U/D输入114)来执行。本具体示范性实施例确定当CS输入112从第二逻辑电平变为第一逻辑电平(下降变换)和接着返回第二逻辑电平(上升变换)时U/D输入114处于不同逻辑电平时对非易失性存储器108进行写入，然而，预期且在本发明范围内的是：当CS输入112从第二逻辑电平变为第一逻辑电平和接着返回第一逻辑电平时U/D输入114处于相同逻辑电平时可执行写入。并且，可使用U/D输入的下降变换来增加和减小参数110的值。

因此，本发明较佳适于实施所述目的并获得所提及的结果和优点，以及其中所固有的其它方面。虽然已参照本发明示范性实施例描绘、描述并界定了本发明，但这些参照不意味着对本发明的限制，且不应推断出任何此种限制。如相关领域的且受益于本揭示案的一般技术人员将了解，本发明能够容许形式和功能上的较多修改、变更和等效物。本发明的所描绘和描述的实施例仅为示范性的，且并不详尽地说明本发明范围。因此，希望本发明仅由随附权利要求书的精神和范围限定，从而提供对所有方面的等效物的完全认识。

Claims (38)

1.一种具有一带有一可调节参数的装置的集成电路，其包括：

控制逻辑，其具有一第一输入和一第二输入、一存储器控制输出和一参数控制输出；

一装置，其带有一可调节参数，所述可调节参数具有一范围内的值，其中所述参数控制输出促使所述可调节参数在所述值范围内变化为一现值；和

一非易失性存储器，其用于存储所述现值，其中所述存储器控制输出促使所述非易失性存储器存储所述现值。

2.根据权利要求1所述的集成电路，其中所述第一输入选择所述装置，且所述第二输入确定改变所述可调节参数的程度。

3.根据权利要求1所述的集成电路，其中所述第一和第二输入选择所述现值是否存储在所述非易失性存储器中。

4.根据权利要求1所述的集成电路，其中所述第一和第二输入确定所述现值增大还是减小。

5.根据权利要求1所述的集成电路，其中所述非易失性存储器在所述装置发生功率损失或所述装置具有低电压时保留所述现值。

6.根据权利要求1所述的集成电路，其中所述装置是一数字变阻器。

7.根据权利要求1所述的集成电路，其中所述装置是一数字电位计。

8.根据权利要求1所述的集成电路，其中所述装置是一数字计数器。

9.根据权利要求1所述的集成电路，其中所述装置是一可编程增益放大器。

10.根据权利要求1所述的集成电路，其中所述装置是一模N分频器。

11.根据权利要求1所述的集成电路，其中所述装置是一数字到模拟转换器(DAC)。

12.根据权利要求1所述的集成电路，其进一步包括一包封所述控制逻辑、所述装置和所述非易失性存储器的集成电路封装。

13.根据权利要求12所述的集成电路，其中所述集成电路封装选自由SOT-23-5、SOT-23-6、MSOP-8和SOIC-8组成的群组。

14.根据权利要求1所述的集成电路，其中所述非易失性存储器是一次性可编程(OTP)电可编程只读存储器(EPROM)。

15.根据权利要求1所述的集成电路，其中所述非易失性存储器是电可擦除可编程只读存储器(EEPROM)。

16.根据权利要求1所述的集成电路，其中所述非易失性存储器是快闪存储器。

17.根据权利要求1所述的集成电路，其中：

当所述第二输入处于一第一逻辑电平且所述第一输入从一第二逻辑电平变为所述第一逻辑电平时，

那么每次所述第二输入从所述第一逻辑电平变为所述第二逻辑电平时，所述现值减小，直到所述第一输入到达所述第二逻辑电平为止，其中

如果当所述第一输入到达所述第二逻辑电平时所述第二输入处于所述第二逻辑电平，那么将所述现值存储在所述非易失性存储器中，否则，不将所述现值存储在所述非易失性存储器中。

18.根据权利要求1所述的集成电路，其中：

当所述第二输入处于一第二逻辑电平且所述第一输入从所述第二逻辑电平变为一第一逻辑电平时，

那么每次所述第二输入从所述第一逻辑电平变为所述第二逻辑电平时，所述现值增大，直到所述第一输入到达所述第二逻辑电平为止，其中

如果当所述第一输入到达所述第二逻辑电平时所述第二输入处于所述第一逻辑电平，那么将所述现值存储在所述非易失性存储器中，否则，不将所述现值存储在所述非易失性存储器中。

19.一种使用两个控制输入来选择一具有一可调节参数的集成电路装置、改变所述可调节参数的一现值和将所述现值存储在一非易失性存储器中的方法，所述方法包括以下步骤：

确定一第一控制输入处于一第一逻辑电平还是一第二逻辑电平；

确定一第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平；其中：

如果所述第一控制输入处于所述第一逻辑电平，那么选择一具有一可调节参数的集成电路装置；

确定当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平，其中

如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于所述第二逻辑电平，那么每次所述第二控制输入从所述第一逻辑电平变为所述第二逻辑电平时，增大所述可调节参数的一现值，且

如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于所述第一逻辑电平，那么每次所述第二控制输入从所述第一逻辑电平变为所述第二逻辑电平时，减小所述可调节参数的所述现值，

直到所述第一控制输入从所述第一逻辑电平到达所述第二逻辑电平为止；

接着如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于一与此时所述第二控制输入的所述逻辑电平相反的逻辑电平，那么将所述现值存储在非易失性存储器中，否则，不将所述现值存储在所述非易失性存储器中。

20.根据权利要求19所述的方法，其中所述可调节参数是电阻。

21.根据权利要求19所述的方法，其中所述可调节参数是电压。

22.根据权利要求19所述的方法，其中所述可调节参数是电流。

23.根据权利要求19所述的方法，其中所述可调节参数是频率。

24.根据权利要求19所述的方法，其中所述可调节参数是分频。

25.根据权利要求19所述的方法，其中所述可调节参数是放大器增益。

26.根据权利要求19所述的方法，其中所述第一逻辑电平实质上处于一电共用电压，且所述第二逻辑电平实质上处于电源正电压。

27.根据权利要求19所述的方法，其中所述第二逻辑电平实质上处于一电共用电压，且所述第一逻辑电平实质上处于电源正电压。

28.一种使用两个控制输入来选择一具有一可调节参数的集成电路装置、改变所述可调节参数的一现值和将所述现值存储在一非易失性存储器中的方法，所述方法包括以下步骤：

确定一第一控制输入处于一第一逻辑电平还是一第二逻辑电平；

确定一第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平；其中：

如果所述第一控制输入处于所述第一逻辑电平，那么选择一具有一可调节参数的集成电路装置；

确定当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平，其中

如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于所述第二逻辑电平，那么每次所述第二控制输入从所述第二逻辑电平变为所述第一逻辑电平时，增大所述可调节参数的一现值，且

如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于所述第一逻辑电平，那么每次所述第二控制输入从所述第二逻辑电平变为所述第一逻辑电平时，减小所述可调节参数的所述现值，

直到所述第一控制输入从所述第一逻辑电平到达所述第二逻辑电平为止；

接着如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于一与此时所述第二控制输入的所述逻辑电平相反的逻辑电平，那么将所述现值存储在非易失性存储器中，否则，不将所述现值存储在所述非易失性存储器中。

29.根据权利要求28所述的方法，其中所述第一逻辑电平实质上处于一电源共用电压，且所述第二逻辑电平实质上处于电源正电压。

30.根据权利要求28所述的方法，其中所述第二逻辑电平实质上处于一电源共用电压，且所述第一逻辑电平实质上处于电源正电压。

31.一种使用两个控制输入来选择一具有一可调节参数的集成电路装置、改变所述可调节参数的一现值和将所述现值存储在一非易失性存储器中的方法，所述方法包括以下步骤：

确定一第一控制输入处于一第一逻辑电平还是一第二逻辑电平；

确定一第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平；其中：

如果所述第一控制输入处于所述第二逻辑电平，那么选择一具有一可调节参数的集成电路装置；

确定当所述第一控制输入从所述第一逻辑电平变为所述第二逻辑电平时所述第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平，其中

如果当所述第一控制输入从所述第一逻辑电平变为所述第二逻辑电平时所述第二控制输入处于所述第二逻辑电平，那么每次所述第二控制输入从所述第一逻辑电平变为所述第二逻辑电平时，在一第一方向上改变所述可调节参数的一现值，且

如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电时所述第二控制输入处于所述第一逻辑电平，那么每次所述第二控制输入从所述第一逻辑电平变为所述第二逻辑电平时，在一第二方向上改变所述可调节参数的所述现值，

直到所述第一控制输入从所述第二逻辑电平到达所述第一逻辑电平为止；

接着如果当所述第一控制输入从所述第一逻辑电平变为所述第二逻辑电平时所述第二控制输入处于一与此时所述第二控制输入的所述逻辑电平相反的逻辑电平，那么将所述现值存储在非易失性存储器中，否则，不将所述现值存储在所述非易失性存储器中。

32.根据权利要求31所述的方法，其中所述第二方向实质上与所述第一方向相反。

33.根据权利要求31所述的方法，其中所述第一逻辑电平实质上处于一电源共用电压，且所述第二逻辑电平实质上处于电源正电压。

34.根据权利要求31所述的方法，其中所述第二逻辑电平实质上处于一电源共用电压，且所述第一逻辑电平实质上处于电源正电压。

35.一种使用两个控制输入来选择一具有一可调节参数的集成电路装置、改变所述可调节参数的一现值和将所述现值存储在一非易失性存储器中的方法，所述方法包括以下步骤：

确定一第一控制输入处于一第一逻辑电平还是一第二逻辑电平；

确定一第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平；其中：

如果所述第一控制输入处于所述第二逻辑电平，那么选择一具有一可节参数的集成电路装置；

确定当所述第一控制输入从所述第一逻辑电平变为所述第二逻辑电时所述第二控制输入处于所述第一逻辑电平还是所述第二逻辑电平，其中

如果当所述第一控制输入从所述第一逻辑电平变为所述第二逻辑电平时所述第二控制输入处于所述第二逻辑电平，那么每次所述第二控制输入从所述第二逻辑电平变为所述第一逻辑电平时，在一第一方向上改变所述可调节参数的一现值，且

如果当所述第一控制输入从所述第二逻辑电平变为所述第一逻辑电平时所述第二控制输入处于所述第一逻辑电平，那么每次所述第二控制输入从所述第二逻辑电平变为所述第一逻辑电平时，在一第二方向上改变所述可调节参数的所述现值，

直到所述第一控制输入从所述第二逻辑电平到达所述第一逻辑电平为止；

接着如果当所述第一控制输入从所述第一逻辑电平变为所述第二逻辑电平时所述第二控制输入处于一与此时所述第二控制输入的所述逻辑电平相反的逻辑电平，那么将所述现值存储在非易失性存储器中，否则，不将所述现值存储在所述非易失性存储器中。

36.根据权利要求35所述的方法，其中所述第二方向实质上与所述第一方向相反。

37.根据权利要求35所述的方法，其中所述第一逻辑电平实质上处于一电源共用电压，且所述第二逻辑电平实质上处于电源正电压。

38.根据权利要求35所述的方法，其中所述第二逻辑电平实质上处于一电共用电压，且所述第一逻辑电平实质上处于电源正电压。

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