CN101651118A - 一种半导体装置及其制造方法 - Google Patents

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Abstract

本发明是有关于一种半导体装置及其制造方法。该制造方法是先提供半导体基材(如裸硅)，并在半导体基材上形成介电层。藉由移除部分介电层，可在介电层中提供开口。共形的第一导电层是形成于介电层与开口上，共形的第二导电层是形成于第一导电层上，共形的势垒层是形成于第二导电层上。

Description

一种半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别是涉及一种制造半导体装置之接触窗势垒层的方法。
背景技术
在半导体产业中，过去的趋势在于晶圆封装密度的提升，而高度整合的半导体集成电路是藉由缩小装置的尺寸来达成。与集成电路工艺的其他方面相同，制造接触窗的技术也需要不断改进以跟上工艺的发展。
半导体集成电路中的接触窗提供了金属导体与电路元件之间的电性连接。在一般集成电路工艺中，介电层是形成于半导体基材上。将介电层蚀刻至半导体基材则可形成接触窗开口。之后，接触窗开口是以导电材料(如钛)填充，以提供金属导体与电路元件之间的电性连接。为了防止金属导体与基材间或金属导体间产生化学反应，通常会在导电层上沉积一势垒层(如氮化钛层)来作为阻隔。
用来沉积金属薄膜的公知方法为化学气相沉积法(CVD)。形成接触窗的一个常用方法是先利用化学气相沉积法来沉积钛(Ti)，再利用化学气相沉积法来沉积氮化钛(TiN)。由于CVD钛沉积工艺是在高温下进行(如约500℃至650℃)，故钛沉积后会立刻形成硅化钛(TiSi2)。图1A与图1B可说明制造接触窗的方法，如图1A所示，先提供具有介电层104与开口106的半导体基材102。之后，如图1B所示，利用等离子体辅助化学气相沉积法(PECVD)来沉积钛层110。接着，在沉积如铝或钨组成的某种金属导体116之前，先利用化学气相沉积法来沉积氮化钛势垒层114。通过钛与硅的反应，可形成硅化钛区域112。
由此可见，上述现有的半导体装置及其制造方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的用来制造半导体装置的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的半导体装置及其制造方法存在的缺陷，而提供一种新的半导体装置及其制造方法，所要解决的技术问题是使其藉由在接触窗中采用钛离子化金属等离子体及将TiCl4气体源导入CVD腔室中沉积钛层，从而降低导电层的钛与基板的硅生成的硅化钛的阻值，并得到较佳的制造工艺裕度，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置的制造方法，该方法制造包括：提供一基材；在该基材上形成一介电层；在该介电层内提供一开口；在该介电层与该开口上形成一第一导电层；在该第一导电层上形成一第二导电层；以及在该第二导电层上形成一势垒层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造方法，其中所述的第一导电层具有一介于5至30埃的厚度。
前述的制造方法，其中所述的第一导电层以及该第二导电层中的至少一者包括钛。
前述的制造方法，其中于该介电层内提供该开口的步骤包括移除部分该介电层。
前述的制造方法，其中所述的势垒层包括氮化钛、氮化钽、氮化钨以及钨化钛或其组合的至少其中之一。
前述的制造方法，其更包括在一含有氮气的腔室中回火该势垒层。
前述的制造方法，其更包括在该第一导电层与该第二导电层间形成一选择性势垒层。
前述的制造方法，其中所述的选择性势垒层包括氮化钛，且该选择性势垒层的厚度为5至100埃。
前述的制造方法，其更包括于该势垒层上形成一金属层以填充该开口。
前述的制造方法，其特征在于中所述的势垒层的厚度为5至500埃。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体装置，其包括：一基材；一介电层，位于该基材上，该介电层内具有一开口；一导电层，位于该基材上及该开口内；一第一势垒层，位于该导电层上；以及一第二势垒层，位于该第一势垒层上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中所述的导电层包括以物理气相沉积法、离子化金属等离子体物理气相沉积法或以自行离子化物理气相沉积法形成的一钛层，且该导电层具有一介于10至400埃的厚度。
前述的半导体装置，其中所述的第一势垒层包括以自行离子化等离子体物理气相沉积法或以金属有机化学气相沉积法形成的一氮化钛层，且该第一势垒层具有一介于5至100埃厚度，优选为10至50埃的厚度。
前述的半导体装置，其中所述的第二势垒层包括以化学气相沉积法形成的一氮化钛层，且该第二势垒层具有一介于20至200埃的厚度，优选为40至100埃的厚度。
前述的半导体装置，其更包括一附加导电层，位于该第一势垒层与该第二势垒层之间。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体装置，其包括：一基材；一介电层，位于该基材上，该介电层内具有一开口；一第一导电层，位于该基材上及该开口内；一第二导电层，位于该第一导电层上；以及一势垒层，位于该第二导电层上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其更包括一附加势垒层，位于该第二导电层与该势垒层之间。
前述的半导体装置，其中所述的第一导电层包括以离子化金属等离子体物理气相沉积法形成的一钛层，且该第一导电层的厚度介于5至30埃。
前述的半导体装置，其中所述的第二导电层包括以氯化钛形成的一钛层，且该第二导电层的厚度介于5至100埃。
前述的半导体装置，其中所述的势垒层包括以氯化钛与氨形成的一氮化钛层，且该势垒层的厚度介于约20至200埃。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为达到上述目的，本发明提供了一种半导体装置的制造方法。先提供半导体基材(如裸硅)，并在半导体基材上形成介电层。藉由移除部分介电层，可在介电层中提供开口。共形的第一导电层是形成于介电层与开口上，共形的第二导电层是形成于第一导电层上，共形的势垒层乃形成于第二导电层上。
另外，为达到上述目的，本发明还提供了一种半导体装置的制造方法，提供半导体基材(如裸硅)，并在半导体基材上形成介电层。藉由移除部分介电层，可在介电层中提供开口。共形的第一导电层是形成于介电层与开口上，选择性势垒层是形成于第一导电层上，共形的第二导电层是形成于选择性势垒层上，共形的势垒层是形成于第二导电层上。
再者，为达到上述目的，本发明再提供了一种半导体装置的制造方法，是提供半导体基材(如裸硅)，并在半导体基材上形成介电层。藉由移除部分介电层，可在介电层中提供开口。共形的第一导电层是形成于介电层与开口上，选择性势垒层是形成于第一导电层上，共形的势垒层是形成于选择性势垒层上。
借由上述技术方案，本发明用来制造半导体装置的方法至少具有下列优点及有益效果：本发明藉由在接触窗中采用钛离子化金属等离子体及将TiCl4气体源导入CVD腔室中沉积钛层，从而降低导电层的钛与基板的硅生成的硅化钛的阻值，并得到较佳的制造工艺裕度。
综上所述，本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A、图1B是先前技术中制造接触窗方法的剖面图。
图2A-图2C是本发明第一实施例中制造半导体装置的接触窗势垒层方法的剖面图。
图3A图是本发明第二实施例中制造半导体装置的接触窗势垒层方法的剖面图。
图3B是本发明一实施例中半导体装置的接触窗势垒层的扫描电子显微镜照片。
图4是本发明第三实施例中制造半导体装置的接触窗势垒层方法的剖面图。
图5是本发明一实施例的接触电阻分布图。
104、204：介电层                102、202：半导体基材
512：曲线                       112：硅化钛区域
212：硅化钛层                   216：金属层
116：金属导体                   214：势垒层
218：选择性势垒层               510、52：区域
208：第一导电层                 210：第二导电层
114：氮化钛势垒层               106、206：开口
110：钛层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体装置及其制造方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
以下谨配合图式说明本发明的代表性实施例，且图式中相同或相类似的元件是以相同的元件符号来代表。图2A-图2C是本发明制造接触窗的方法的第一实施例，其是先利用物理气相沉积法(PVD)来形成第一钛层，之后再利用等离子体辅助化学气相沉积法(PECVD)来沉积第二钛层，并利用化学气相沉积法(CVD)来形成氮化钛(TiN)层，以达成具有良好共形步阶覆盖性质且没有突悬形成的接触窗势垒层(即阻障层，以下均称为势垒层)。以下详细说明此种接触窗的制造方法。
请参阅图2A所示，其中，半导体基材202是可先进行离子布植，以形成高度掺杂区域(图未示)，如P+井。介电层204沉积或形成于半导体基材202上。半导体基材202通常是裸硅，但其也可以是硅锗(SiGe)或其他半导体材料。可选择性移除部分的介电层204以在介电层204中提供开口206，且开口206可利用各种微影工艺(即制程，以下均称为工艺)在介电层204上图案化。
在提供开口206后，将半导体装置放入物理气相沉积(PVD)工艺的腔室中。在某些实施例中，PVD工艺的腔室可以是离子化金属等离子体(IMP)PVD工艺的腔室或自行离子化等离子体(SIP)PVD工艺的腔室。如图2B所示，形成第一导电层208(举例来说，第一钛层208)，且其厚度可介于如约5至30埃。在其他实施例中，第一钛层208的厚度可介于5至20埃或10至15埃之间。第一钛层208是利用IMP PVD工艺(即IMP PVD的钛工艺)形成于介电层204与开口206上。第一钛层208的形成是在如0℃至400℃的环境下进行，或是在如25℃至300℃的环境下进行。根据不同的应用，欲达成共形的导电层208，此工艺温度可随着导电层208厚度的不同而有所改变。
相较于利用CVD工艺(即CVD的钛工艺)来沉积钛层，在PVD工艺中，硅化钛(TiSi2)层并不与钛层同时形成。换言之，在PVD工艺的温度下，钛与硅之间的反应并不一定会像CVD的钛工艺中相对应的反应般强烈。因此，共形的第一钛层208将形成于介电层204上。与CVD的钛工艺相比，IMP PVD的钛工艺可利用相对简单的控制沉积工艺而达到较为一致的接触电阻。
当半导体装置的尺寸继续降低至次微米等级时，接触窗的深宽比(即接触窗的深度与接触窗的宽度的比例)会增加，且步阶覆盖性质(即接触窗底部的薄膜厚度与接触窗侧面的薄膜厚度的比例)相关的问题也会成为瓶颈。为了改善步阶覆盖性质并减少突悬现象(即沉积于接触窗顶角材料的数量，其会限制可沉积于接触窗内材料的多寡)，第二导电层210(举例来说，第二钛层210)是形成于第一导电层208上，如图2B所示。为了要形成第二钛层210，半导体装置是从PVD腔室中移到化学气相沉积(CVD)腔室中(如等离子体辅助化学气相沉积(PECVD)的腔室)。由于真空状态已不存在，第一钛层208的表面将暴露于空气中，而氧化的结果将增加第一钛层208的表面电阻。因此，集成电路装置的RC值将会增加。然而，在此实施例中，在CVD工艺后形成的第二钛层210中的钛会吸收空气中的氧，进而使第二钛层210具有较稳定的性质(如薄膜电阻、较佳的厚度及共形性)。
在第二钛层210的形成过程中，气体源(如TiCl4)导入CVD腔室中，第二钛层210形成的厚度可以介于约5-400埃之间，且较佳是介于5-200埃之间或50-100埃之间。在第二钛层210的形成过程中，温度可控制在约350℃至650℃之间，且较佳是控制在500℃至650℃之间。在某些代表性实施例中，温度可介于600℃至650℃之间，端视其应用而定。由于用来形成第二钛层210的CVD工艺是在高温下进行，部分的第一钛层208可与基材的材料反应，进而在半导体基材202由开口206所暴露处形成低电阻的硅化钛(TiSi2)层212。因此，藉由钛(来自第一钛层208)与硅(来自半导体基材202)的惰性反应，硅化钛层212的形成将可具有较大的工艺裕度，因而增进硅化钛层212的热稳定性。
为了防止金属导体与基材间或金属导体间产生化学反应，势垒层214可利用CVD工艺形成于第二钛层210上来作为阻隔，如图2C所示。在一实施例中，作为钛源气体的氯化钛(TiCl4)与作为反应气体的氨(NH3)是以一定流速供应，进而形成作为势垒层214的氮化钛(TiN)层。藉此，氮化钛是通过氯化钛与氨的反应而形成。在另一实施例中，若利用氯化钽(TaCl5)作为钛源，则生成的氮化钽(TaN)层也可作为势垒层214。在其他实施例中，氮化钨(WN)层或钨化钛(TiW)层亦可作为势垒层214。在一实施例中，势垒层214的厚度介于约5至500埃之间。在其他实施例中，势垒层214的厚度可介于50至200埃之间或70至150埃之间。在一实施例中，CVD工艺可在350℃至700℃的温度下进行。在其他实施例中，CVD工艺则可在400℃至650℃的温度下进行，且较佳是在600℃至650℃下进行。应注意的是，势垒层214的厚度以及形成温度可视其应用而调整或进行最佳化。
如图2A-图2C所示，第一钛层208是利用PVD工艺形成于介电层204与开口206上，且第二钛层210是利用CVD工艺形成于第一钛层208上。之后，利用CVD工艺将势垒层214(如氮化钛或氮化钽层)形成于第二钛层210上。此种材料层的组合可提供较佳的底部覆盖以及共形的氮化钛/氮化钽层覆盖。请参阅图2C所示，金属层216是形成于势垒层214上以填充开口206。
在势垒层214形成后，可选择性地进行热处理(如快速热工艺处理(RTP))。半导体装置可放入填充有氮气、温度介于550℃至750℃之间的腔室中。在不同实施例中，腔室内的温度可为550℃至650℃或600℃至650℃之间。在一实施例中，进行热处理的时间约为20至180秒。在其他实施例中，进行热处理的时间为30至120秒或40至60秒。
欲提升势垒层214的效能，可在第一导电层208与第二导电层210之间形成一额外的选择性势垒层218，如图3A所示的本发明第二实施例。在一实施例中，利用金属有机化学气相沉积法(MOCVD)，在350℃至550℃的温度下，使前驱物如四(二乙基胺)化钛(TDEAT)、四(二甲基胺)化钛(TDMAT)、四(乙基甲基胺)化钛(TEMAT)或其混合物与氨进行反应来沉积氮化钛。通过将氦气以一定速率导入腔室中，并施加约500至1000瓦特的射频能量来产生等离子体，选择性势垒层218还可施以氮气等离子体处理(可参阅http://www.patentstorm.us/patents6514850-description.html)或氦气等离子体处理。抑或是可利用自行离子化等离子体法，在400℃的温度下以钛与氮分别作为气体源与反应源来对氮化钛沉积进行溅镀。图3B是本发明一实施例中半导体装置的接触窗势垒层的扫描电子显微镜照片，其中可看出来接触窗势垒层包括厚度约为80埃的IMP PVD的钛层、厚度约25埃的MOCVD的氮化钛层以及厚度约160埃的TiCl4 CVD的氮化钛层，而TiCl4CVD的氮化钛层更包括一柱状结构。此外，上述的接触窗势垒层是可选择性地在650℃的温度下施以快速热工艺处理。
在本发明的第三实施例中，如图4所示，可利用PVD工艺将第一导电层208形成于介电层204与开口206上，来形成厚度介于约10至400埃(较佳是介于约200至300埃)的共形的势垒层214。
因此，在形成势垒层214前，先以自行离子化等离子体溅镀工艺或金属有机化学气相沉积法来在第一导电层208上形成厚度为5至100埃(较佳是介于10至50埃)的选择性势垒层218。
在选择性势垒层218形成之后，可选择性地进行热处理(如快速热工艺处理(RTP))。半导体装置可放入填充有氮气、温度介于550℃至750℃之间的腔室中。在不同实施例中，腔室内的温度可为550℃至650℃或600℃至650℃之间。
接着，利用CVD工艺在选择性势垒层218上形成势垒层214(如氮化钛或氮化钽层)。势垒层214的厚度可介于20至200埃之间或40至100埃之间。此种材料层的组合可产生平滑的底部覆盖，因而提供共形的势垒层。接着，在势垒层214上形成金属层216以填充开口206。
图5是本发明一实施例的接触电阻分布图，其中，x轴代表接触电阻(以欧姆为单位)、y轴代表分布(以百分比表示)。
如图5所示，与区域510相比，区域520内的曲线代表P+/N电阻增加以形成相对较长的尾形。曲线512代表的是本发明一实施例所得到的电阻，其中利用IMP PVD工艺来形成厚度5至30埃的第一钛层208，利用PECVD工艺来在第一钛层208上形成厚度5至400埃的第二钛层210，并在第二钛层210上形成厚度5至500埃的氮化钛势垒层214。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1、一种半导体装置的制造方法，其特征在于该方法制造包括：
提供一基材；
在该基材上形成一介电层；
在该介电层内提供一开口；
在该介电层与该开口上形成一第一导电层；
在该第一导电层上形成一第二导电层；以及
在该第二导电层上形成一势垒层。
2、根据权利要求1所述的制造方法，其特征在于其中所述的第一导电层具有一介于5至30埃的厚度。
3、根据权利要求1所述的制造方法，其特征在于其中所述的第一导电层以及该第二导电层中的至少一者包括钛。
4、根据权利要求1所述的制造方法，其特征在于其中于该介电层内提供该开口的步骤包括移除部分该介电层。
5、根据权利要求1所述的制造方法，其特征在于其中所述的势垒层包括氮化钛、氮化钽、氮化钨以及钨化钛或其组合的至少其中之一。
6、根据权利要求1所述的制造方法，其特征在于其更包括在一含有氮气的腔室中回火该势垒层。
7、根据权利要求1所述的制造方法，其特征在于其更包括在该第一导电层与该第二导电层间形成一选择性势垒层。
8、根据权利要求7所述的制造方法，其特征在于其中所述的选择性势垒层包括氮化钛，且该选择性势垒层的厚度为5至100埃。
9、根据权利要求1所述的制造方法，其特征在于其更包括于该势垒层上形成一金属层以填充该开口。
10、根据权利要求1所述的制造方法，其特征在于其中所述的势垒层的厚度为5至500埃。
11、一种半导体装置，其特征在于其包括：
一基材；
一介电层，位于该基材上，该介电层内具有一开口；
一导电层，位于该基材上及该开口内；
一第一势垒层，位于该导电层上；以及
一第二势垒层，位于该第一势垒层上。
12、根据权利要求11所述的半导体装置，其特征在于其中所述的导电层包括以物理气相沉积法、离子化金属等离子体物理气相沉积法或以自行离子化物理气相沉积法形成的一钛层，且该导电层具有一介于10至400埃的厚度。
13、根据权利要求11所述的半导体装置，其特征在于其中所述的第一势垒层包括以自行离子化等离子体物理气相沉积法或以金属有机化学气相沉积法形成的一氮化钛层，且该第一势垒层具有一介于5至100埃厚度，优选为10至50埃的厚度。
14、根据权利要求11所述的半导体装置，其特征在于其中所述的第二势垒层包括以化学气相沉积法形成的一氮化钛层，且该第二势垒层具有一介于20至200埃的厚度，优选为40至100埃的厚度。
15、根据权利要求11所述的半导体装置，其特征在于其更包括一附加导电层，位于该第一势垒层与该第二势垒层之间。
16、一种半导体装置，其特征在于其包括：
一基材；
一介电层，位于该基材上，该介电层内具有一开口；
一第一导电层，位于该基材上及该开口内；
一第二导电层，位于该第一导电层上；以及
一势垒层，位于该第二导电层上。
17、根据权利要求16所述的半导体装置，其特征在于其更包括一附加势垒层，位于该第二导电层与该势垒层之间。
18、根据权利要求17所述的半导体装置，其特征在于其中所述的第一导电层包括以离子化金属等离子体物理气相沉积法形成的一钛层，且该第一导电层的厚度介于5至30埃。
19、根据权利要求17所述的半导体装置，其特征在于其中所述的第二导电层包括以氯化钛形成的一钛层，且该第二导电层的厚度介于5至100埃。
20、根据权利要求17所述的半导体装置，其特征在于其中所述的势垒层包括以氯化钛与氨形成的一氮化钛层，且该势垒层的厚度介于约20至200埃。
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