CN101640188A - 闪存中源极和漏极的制作方法 - Google Patents
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Abstract
一种闪存中源极和漏极的制作方法，包括如下步骤：提供半导体衬底；进行第一离子的注入；在半导体衬底、第一类栅结构以及第二类栅结构的表面形成阻挡层；刻蚀阻挡层，直至相邻的第二类栅结构之间的阻挡层被去除至露出半导体衬底表面；进行第二离子的注入，在相邻的两个第二类栅结构之间露出的半导体衬底中进行补充掺杂，形成具有补充掺杂的独立源极和漏极；去除阻挡层的残余部分。本发明的优点在于，采用两次离子注入，分别满足了闪存中相邻第一类栅结构之间以及第一类栅结构与相邻的第二类栅结构之间的共用源、漏极同闪存中其他独立的源极和漏极制作中对掺杂浓度的不同要求，使得闪存工作电流稳定，从而确保闪存的工作效率。
Description
【技术领域】
本发明涉及半导体器件的工艺，具体涉及闪存中源极和漏极的制作方法。
【背景技术】
闪存作为一种非易失性存储器件，其特点在于能够保持所存储的信息而不论是否向器件供电。与另一种非易失性存储器件只读存储器(ROM)不同，闪存器件具有迅速并容易地改变所存储的信息的特性。
闪存的芯片结构中通常包括用于存储数据的存储单元和与存储模块相邻的用于操控存储单元工作的控制单元。存储单元中包括有存储栅和位于存储栅两侧的源极和漏极，用以实现电荷的存储、读取和释放等功能。所述控制单元中具有可以控制电流通断的控制栅，以及位于控制栅两侧的源极和漏极。
对于存储单元而言，位于两个相邻存储栅之间的掺杂区域既是某一个存储栅的源极，同时也是另一个存储栅的漏极，是被两个存储栅所共用的；在存储单元与控制单元相邻的区域，存储单元边缘的存储栅与相邻的控制栅也共用相同的源极或者漏极。因此，相邻存储栅之间以及控制栅与存储栅之间所共用的源极和漏极被称作是共用源、漏极(Common Source/Drain)。在控制单元中的其他位置还存在独立的源极和漏极。
在现有的技术当中，闪存相邻存储栅之间以及控制栅与存储栅之间的共用源、漏极同控制单元中其他位置存在的独立的源极和漏极的制作是通过一次离子注入进行掺杂完成的。
随着集成电路制造技术的发展，为了在单位面积上存储更多的信息，存储栅之间的距离越来越小。在此情况下，为了防止共用源、漏极中的注入的掺杂离子向存储栅下方的半导体衬底中扩散，从而在存储栅处于关断的状态下产生电流的击穿(punch-through)现象，需要采用轻剂量掺杂工艺形成共用源、漏极。但是，轻剂量的掺杂会导致控制单元中的源极和漏极掺杂剂量不足，致使闪存的工作电流降低，这将会影响到闪存芯片的工作效率，特别是在闪存重复使用数十万次以上的时候，工作电流降低对闪存芯片工作效率的影响尤为显著。
【发明内容】
本发明所要解决的问题是，提供一种闪存中源极和漏极的制作方法，该方法既能够避免共用源、漏极中的掺杂离子向存储栅下方的半导体衬底中扩散，从而避免在存储栅处于关断的状态下产生电流的击穿现象，又能确保闪存在工作时具有较高的工作电流，保证闪存的工作效率。
为解决上述问题，本发明提供了一种闪存中源极和漏极的制作方法，包括如下步骤：提供半导体衬底，所述半导体衬底表面具有若干第一类栅结构和若干第二类栅结构，所述若干第一类栅结构构成阵列，所述若干第二类栅结构位于所述若干第一类栅结构所构成的阵列的外围，相邻的第二类栅结构之间具有浅沟槽结构，相邻的两个第一类栅结构之间的距离，以及第一类栅结构与和它相邻的第二类栅结构之间的距离，都小于两个相邻第二类栅结构之间的距离；进行第一离子的注入，在第一类栅结构两侧以及第二类栅结构两侧的半导体衬底中都形成掺杂区域，所述掺杂区域用以形成共用源、漏极以及相邻的第二类栅结构之间的独立的源极和漏极；在半导体衬底、第一类栅结构以及第二类栅结构的表面形成阻挡层，所述阻挡层覆盖半导体衬底且覆盖所述第一类栅结构和第二类栅结构的表面和侧壁；刻蚀阻挡层，直至相邻的第二类栅结构之间的阻挡层被去除至露出半导体衬底表面；进行第二离子的注入，在相邻的两个第二类栅结构之间露出的半导体衬底中进行补充掺杂，形成具有补充掺杂的独立源极和漏极；去除阻挡层的残余部分。
其中，所述第一离子为选自磷离子和砷离子中的至少一种，所述半导体衬底可以为P型硅半导体衬底，所述半导体衬底表面的第一类栅结构用于形成闪存的存储栅，第二类栅结构用于形成闪存的控制栅。
所述阻挡层可以为氮化硅，形成阻挡层的方式可以采用化学气相沉淀法。在本发明中，由于相邻的两个第一类栅结构之间的距离，以及第一类栅结构与和它相邻的第二类栅结构之间的距离，都小于相邻两个第二类栅结构之间的距离，因此，形成于相邻的两个第一类栅结构之间以及第一类栅结构与和它相邻的第二类栅结构之间的阻挡层厚度会大于两个相邻第二类栅结构之间的阻挡层的厚度。所以，当相邻的两个第二类栅结构之间的阻挡层被去除至露出半导体衬底表面时，形成于相邻的两个第一类栅结构之间以及第一类栅结构与和它相邻的第二类栅结构之间的阻挡层仍有残余部分，残余部分可以作为第二离子注入时的保护层来保护相邻两个第一类栅结构之间以及第一类栅结构与和它相邻的第二类栅结构之间经第一离子的注入而形成的掺杂区域，并保证第二离子注入时相邻两个第二类栅结构之间的掺杂浓度的梯度分布更为明显。
所述刻蚀阻挡层的方法为干法刻蚀，所述干法刻蚀所使用的气体为选自氯气和溴化氢中的至少一种。
所述第二离子选自磷离子和砷离子中的至少一种，作为可选的技术方案，所述第一离子和第二离子可以采用同一种离子；作为可选的技术方案，第二离子注入所采用的注入剂量大于第一离子注入所采用的注入剂量。
本发明的制造工艺尤其适用于要求存储单元面积小，存储容量大的闪存，例如NAND闪存。
本发明的优点在于，采用两次离子注入，分别满足了闪存中相邻第一类栅结构之间以及第一类栅结构与相邻的第二类栅结构之间的共用源、漏极同闪存中其他独立的源极和漏极制作中对掺杂浓度的不同要求，轻量的掺杂工艺避免了共用源、漏极中的掺杂离子向第一类栅结构下方的半导体衬底中扩散导致的第一类栅结构处于关断状态下产生的电流击穿现象，补充掺杂则保证了第二类栅结构的源极和漏极掺杂剂量充足，使得闪存工作电流稳定，从而确保闪存的工作效率。
【附图说明】
图1为本发明具体实施方式所提供的闪存中源极和漏极的制作方法的工艺流程图；
图2至图7为本发明具体实施方式所提供的闪存中源极和漏极的制作方法的实施步骤示意图。
【具体实施方式】
下面结合附图对本发明所提供的闪存中源极和漏极的制作方法的具体实施方式做详细的说明。
图1为本发明所提供的闪存中源极和漏极的制作方法的具体实施方式的工艺流程图。在本具体实施方式中，所述的闪存为NAND闪存。步骤S10，提供半导体衬底，所述半导体衬底表面具有若干第一类栅结构和若干第二类栅结构，所述若干第一类栅结构构成阵列，所述若干第二类栅结构位于所述若干第一类栅结构所构成的阵列的外围，相邻的第二类栅结构之间具有浅沟槽结构，相邻的两个第一类栅结构之间的距离，以及第一类栅结构与和它相邻的第二类栅结构之间的距离，都小于两个相邻第二类栅结构之间的距离；步骤S11，进行第一离子的注入，在第一类栅结构两侧以及第二类栅结构两侧的半导体衬底中都形成掺杂区域，所述掺杂区域用以形成共用源、漏极以及相邻的第二类栅结构之间的独立的源极和漏极；步骤S12，在半导体衬底、第一类栅结构以及第二类栅结构的表面形成阻挡层，所述阻挡层覆盖半导体衬底且覆盖所述第一类栅结构和第二类栅结构的表面和侧壁；步骤S13，刻蚀阻挡层，直至相邻的第二类栅结构之间的阻挡层被去除至露出半导体衬底表面；步骤S14，进行第二离子的注入，在相邻的两个第二类栅结构之间露出的半导体衬底中进行补充掺杂，形成具有补充掺杂的独立源极和漏极；步骤S15，去除所述阻挡层的残余部分。
其中，所述第一离子为选自磷离子和砷离子中的至少一种，所述半导体衬底可以为P型硅半导体衬底。所述半导体衬底表面的第一类栅结构用于形成闪存的存储栅，第二类栅结构用于形成闪存的控制栅。
图2至图7为本发明所提供的闪存中源极和漏极的制作方法具体实施方式的实施步骤示意图。
如图2所示，参考步骤S10，提供半导体衬底100，所述半导体衬底100表面具有若干第一类栅结构110和若干第二类栅结构120，所述若干第一类栅结构110构成阵列，所述若干第二类栅结构120位于所述若干第一类栅结构110所构成的阵列的外围，相邻的第二类栅结构120之间具有浅沟槽结构101，相邻的两个第一类栅结构110之间的距离d1，以及第一类栅结构110与和它相邻的第二类栅结构120之间的距离d2，都小于相邻两个第二类栅结构120之间的距离d3。
在本具体实施方式中，所述半导体衬底100为P型硅半导体衬底，所述第一类栅结构110用于形成闪存中存储栅，若干第二类栅结构120用于形成闪存中控制栅。
如图3所示，参考步骤S11，进行第一离子的注入，在所述第一类栅结构110以及所述第二类栅结构120的两侧的半导体衬底100中都形成掺杂区域130，所述掺杂区域用以形成共用源、漏极以及相邻的第二类栅结构之间的独立的源极和漏极。
所述第一离子为选自磷离子砷离子中的至少一种，本具体实施方式中，第一离子选用磷离子，注入时，所述第一类栅结构110和第二类栅结构120起到阻挡的作用，以界定所述半导体衬底100中的掺杂区域130。
如图4所示，参考步骤S12，在半导体衬底100、第一类栅结构110以及第二类栅结构120表面形成阻挡层150，所述阻挡层150覆盖半导体衬底100且覆盖所述第一类栅结构110和第二类栅结构120的表面和侧壁
常见的阻挡层150材料为二氧化硅、氮化硅或者氮氧化硅。可以采用化学沉积、物理沉积、热氧化等方法在半导体衬底的表面生长阻挡层，本具体实施方式中，所述阻挡层150可以为氮化硅，形成阻挡层的方式可以采用化学气相沉淀法。
如图5所示，参考步骤S13，刻蚀所述阻挡层150，直至相邻的两个所述第二类栅结构120之间的阻挡层150被去除至露出半导体衬底100表面。在本具体实施方式中所述刻蚀阻挡层的方法为干法刻蚀，所述干法刻蚀所使用的气体为氯气。所述干法刻蚀所使用的气体也可以选用溴化氢或氯气和溴化氢的混合气体。因干法刻蚀为各向异性刻蚀，只在垂直于半导体衬底表面的方向进行，更适合于小尺寸的选择性刻蚀。
参见图4和图5，相邻的两个第一类栅结构110之间的距离d1，以及第一类栅结构110与和它相邻的第二类栅结构120之间的距离d2，都小于相邻两个第二类栅结构120之间的距离d3。在生长过程中，由于阻挡层不仅形成于栅结构的表面，还形成于栅结构的侧面，可以在栅结构的侧面发生侧向生长。由于侧向生长的存在，因此两个栅结构之间的阻挡层是从三个方向进行生长，从而逐渐填充栅结构之间的空隙。两个第一类栅结构110之间，以及第一类栅结构110与和它相邻的第二类栅结构120之间由于距离比较近，因此栅结构两侧的阻挡层侧向生长现象对阻挡层的生长影响更为明显。
在生长一段时间之后，在两个相邻的栅结构的侧面生长的阻挡层比较容易在两个栅结构之间的空隙中发生合并，侧面发生了合并意味着两个栅结构之间的空隙被填满，从而增加了两个栅结构之间的空隙中的阻挡层的有效厚度。在生长阻挡层的动态过程中，所述的空隙越小，越容易发生侧面阻挡层的合并，从而导致缝隙被填满。在本具体实施方式中，由于上述原因，导致了形成于相邻的两个第一类栅结构110之间的厚度h1，以及第一类栅结构110与和它相邻的第二类栅结构120之间的阻挡层150的厚度h2均大于两个相邻第二类栅结构120之间的阻挡层150的厚度h3。
所以，当相邻的两个第二类栅结构120之间的阻挡层150被去除至露出半导体衬底100表面时，形成于相邻的两个第一类栅结构110之间以及第一类栅结构110与和它相邻的第二类栅结构120之间的阻挡层150仍有残余部分，即残余层160。残余层160可以作为第二离子注入时的保护层，用来保护相邻两个第一类栅结构110之间以及第一类栅结构110与和它相邻的第二类栅结构120之间经第一离子的注入而形成的掺杂区域130。
步骤S13还在相邻两个第二类栅结构120之间的侧壁形成了侧墙170，侧墙170可以作为第二离子注入时的保护层来保证相邻两个第二类栅结构120之间的掺杂浓度的梯度分布更为明显，在第二类栅结构120两侧形成梯度分布的掺杂区域有利于提高掺杂区域表面电场分布的均匀性，可以进一步地避免发生电流击穿现象。
如图6所示，参考步骤S14，进行第二离子的注入，在相邻的两个所述第二类栅结构120之间露出的半导体衬底100中形成补充掺杂区域140。所述第二离子选自磷离子和砷离子中的至少一种，在本具体实施方式中，第二离子选取与第一离子相同的磷离子，且第二离子注入所采用的注入剂量大于第一离子注入所采用的注入剂量。第二离子选取与第一离子相同的离子，以及第二离子的注入剂量大于第一离子的注入剂量，也是为了保证掺杂区域掺杂浓度的梯度分布更为明显，导电能力更佳。
如图7所示，参考步骤S15，去除阻挡层160的残余部分。该步骤同时也除去了侧墙170。图7为本具体实施方式中去除所述残余层160和侧墙170后的示意图。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围内。
Claims (10)
1.一种闪存中源极和漏极的制作方法，其特征在于，包括如下步骤：
提供半导体衬底，所述半导体衬底表面具有若干第一类栅结构和若干第二类栅结构，所述若干第一类栅结构构成阵列，所述若干第二类栅结构位于所述若干第一类栅结构所构成的阵列的外围，相邻的第二类栅结构之间具有浅沟槽结构，相邻的两个第一类栅结构之间的距离，以及第一类栅结构与和它相邻的第二类栅结构之间的距离，都小于两个相邻第二类栅结构之间的距离；
进行第一离子的注入，在第一类栅结构两侧以及第二类栅结构两侧的半导体衬底中都形成掺杂区域，所述掺杂区域用以形成共用源、漏极以及相邻的第二类栅结构之间的独立的源极和漏极；
在半导体衬底、第一类栅结构以及第二类栅结构的表面形成阻挡层，所述阻挡层覆盖半导体衬底且覆盖所述第一类栅结构和第二类栅结构的表面和侧壁；
刻蚀阻挡层，直至相邻的第二类栅结构之间的阻挡层被去除至露出半导体衬底表面；
进行第二离子的注入，在相邻的两个第二类栅结构之间露出的半导体衬底中进行补充掺杂，形成具有补充掺杂的独立源极和漏极；
去除阻挡层的残余部分。
2.根据权利要求1所述的闪存中源极和漏极的制作方法，其特征在于，所述第一类栅结构用于形成闪存的存储栅。
3.根据权利要求1所述的闪存中源极和漏极的制作方法，其特征在于，所述第二类栅结构用于形成闪存的控制栅。
4.根据权利要求1所述的闪存中源极和漏极的制作方法，其特征在于，所述阻挡层为氮化硅。
5.根据权利要求1所述的闪存中源极和漏极的制作方法，其特征在于，所述第一离子选自磷离子和砷离子中的至少一种，所述第二离子选自磷离子和砷离子中的至少一种。
6.根据权利要求1或5所述的闪存中源极和漏极的制作方法，其特征在于，所述第一离子和第二离子采用同一种离子。
7.根据权利要求1所述的闪存中源极和漏极的制作方法，其特征在于，所述刻蚀阻挡层的方法为干法刻蚀。
8.根据权利要求7所述的闪存中源极和漏极的制作方法，其特征在于，所述干法刻蚀所使用的气体选自氯气和溴化氢中的至少一种。
9.根据权利要求1所述的闪存中源极和漏极的制作方法，其特征在于，第二离子注入所采用的注入剂量大于第一离子注入所采用的注入剂量。
10.根据权利要求1所述的闪存中源极和漏极的制作方法，其特征在于，所述闪存为NAND闪存。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100412909A CN101640188B (zh) | 2008-08-01 | 2008-08-01 | 闪存中源极和漏极的制作方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN2008100412909A CN101640188B (zh) | 2008-08-01 | 2008-08-01 | 闪存中源极和漏极的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101640188A true CN101640188A (zh) | 2010-02-03 |
| CN101640188B CN101640188B (zh) | 2011-07-13 |
Family
ID=41615103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100412909A Active CN101640188B (zh) | 2008-08-01 | 2008-08-01 | 闪存中源极和漏极的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101640188B (zh) |
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| CN101640188B (zh) | 2011-07-13 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |