CN101626352B - 带有恒定误比特率的高速链路的可调整发射器功率 - Google Patents

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Abstract

本发明的名称为带有恒定误比特率的高速链路的可调整发射器功率，描述了用于动态调整发射器的功率的方法和设备。发射器以差分电压向接收器发送模式。在一个实施例中，模式的长度选择为合理长度训练模式，以便不引发极长的训练阶段。如果在接收器处检测到模式中的错误，则发射器步进差分电压，直至在接收器处未检测到模式中的错误。未检测到错误时使用的差分电压按目标置信度和与合理长度训练模式相关联的测量的置信度的比例进行缩放。因此，在不牺牲发射器与接收器之间的数据交换中错误率的置信度的同时，可能缩短训练阶段和节省功率。

Description

带有恒定误比特率的高速链路的可调整发射器功率
技术领域
本发明涉及高速链路，并且具体地说，涉及与高速链路相关联的功率节省。
背景技术
随着计算机的演变，它们已从简单的算术计算范围发展到用于许多媒体和非媒体相关应用的媒体中心。因此，计算机系统经常包括许多外围或输入/输出装置。此外，半导体工艺和计算机设计的进步使得计算机系统能够在单个物理处理器上包括更多的晶体管和处理能力，同时也允许多个物理处理器驻留在单个系统中。
作为集成电路及其处理能力进步的必然结果，装置之间的互连也已提升以便为高功率组件提供适当的带宽。一个具体的示例是架构中的组件可利用点对点链路耦合。
然而，用于这些链路的发射器经常设计为以满足极限规范准则的功率电平操作。例如，用于物理链路，即在发射器与接收器之间的传输线路的规范可存在，该规范定义长度和其它属性。因此，发射器经常以高功率电平操作以确保跨最大长度传输线路的数据的适当传输；即使实际链路/传输线路比指定最大值更短。因此，在可利用更少的功率实现数据传输的相同准确性时，可能消耗额外的功率以确保准确的数据传输。
发明内容
本发明的第一方面在于一种设备，包括：互连代理，包括以某个振幅在链路上发送模式的发射器，其中所述发射器要基于与所述模式相关联的错误率动态调整功耗。
本发明的第二方面在于一种设备，包括：发射器逻辑，以第一差分电压在链路上发送第一数量的比特，其中第一数量的比特要与第一置信度值相关联；以及接收器逻辑，接收指示未检测到与所述第一数量的比特相关联的错误的无错误消息；其中响应接收所述消息，所述发射器逻辑要按目标置信度值和所述第一置信度值的比率缩放所述第一差分电压。
本发明的第三方面在于一种系统，包括：
第一代理，包括以第一差分电压发送训练模式的发射器逻辑；
第二代理，通过链路耦合到所述第一代理，所述第二代理包括：接收逻辑，接收所述训练模式；错误逻辑，确定是否在所述训练模式中检测到错误；以及发送逻辑，响应所述错误逻辑确定在所述训练模式中未检测到错误，向所述第一代理发送无错误消息以指示在所述测试模式期间未检测到错误；
其中响应所述第一代理接收指示在所述测试模式期间未检测到错误的所述无错误消息，包括在所述第一代理中的发射器逻辑还要按大于一的值将所述第一差分电压缩放成经缩放的差分电压。
本发明的第四方面在于一种方法，包括：
从发送代理以第一振幅电平将第一数量的比特发送到接收代理；
在所述接收代理处确定在所述第一数量的比特中未检测到错误；
响应确定在所述第一数量的比特中未检测到错误，将所述第一振幅电平缩放成大于所述第一振幅电平的第二振幅电平。
附图说明
本发明通过示例描述，并不是要限于附图的图形。
图1示出包括利用点对点互连耦合到芯片组的多个处理器及耦合到芯片组的其它可能互连(interconnects)的系统的实施例。
图2示出利用分层互连栈的双向互连架构的框图的实施例。
图3示出用于基于错误率确定最佳发射器振幅的方法的流程图的实施例。
图4示出为发射器确定操作振幅的示范训练阶段的实施例。
具体实施方式
在下面的说明中，陈述了许多特定的细节，如特定的互连、特定的西格马(sigma)值、特定的信号振幅及其缩放(scale)因子、测试模式的特定类型、数量和大小等示例，以便提供本发明的详尽理解。但是，本领域的技术人员将明白，实践本发明可无需采用这些特定细节。在其它实例中，诸如特定的发射器和接收器逻辑、校验和以及比特错误检测算法、互联和相关联逻辑的其它操作细节等熟知的组件或方法未详细描述，以免不必要地混淆本发明。
本文中所述的方法和设备是用于调整发射器的振幅以优化功耗。具体而言，调整发射器的功率主要参照诸如点对点相干互连架构等说明性链路论述。然而，用于调整发射器功率的方法和设备并不限于此，这是因为它们可通过诸如图1中所述任何互连等任何熟知的互连及结合用于将发射器连接到接收器的任何其它熟知互连实现。
图1示出包括多个不同互连的系统的实施例。图1的系统也可包括若干处理器，为简明起见，只示出了其中两个处理器105、110。如图所示，处理器105、110每个包括两个处理元件(PE)106-107、111-112；但任何数量的处理元件可包括在处理器105、110中。
处理元件指线程单元、处理单元、上下文、逻辑处理器、硬件线程、核和/或能够为处理器保持诸如执行状态或架构状态等状态的任何其它元件。换而言之，在一个实施例中，处理元件指能够与诸如软件线程、操作系统、应用程序等代码或其它代码独立地相关联的任何硬件。例如，物理处理器一般指集成电路，它可能包括任何数量的其它处理元件，如核或硬件线程。
核经常指位于能够保持独立架构状态的集成电路上的逻辑，其中每个独立保持的架构状态与至少一些专用执行资源相关联。与核不同，也可称为物理线程的硬件线程一般指位于能够保持独立架构状态的集成电路上的任何逻辑，其中独立保持的架构状态共享对执行资源的访问。因此，正如能看到的一样，在一个实施例中，诸如单线程应用的多个复制品的多个软件线程能在多个处理元件上并行执行，这些元件可包括诸如核或硬件线程等任何上述处理元件的组合。
在处理器105、110中还示出的是资源108、113，它们一般包括寄存器、单元、逻辑、固件、存储器和其它资源以执行代码或与其它装置相接口(interface with)。如上所述，其中一些资源110可部分或完全专用于处理元件，而其它资源在处理元件之间共享。例如，诸如指令指针和重命名逻辑等的较小资源可复制用于物理线程。诸如重排序/引退单元(retirement unit)中的重排序缓冲器、指令旁视转换缓冲器(ILTB)、加载/存储缓冲器及队列等一些资源可通过分区共享。诸如通用内部寄存器、页表基址寄存器、低级数据高速缓冲、数据TLB、执行单元及失序单元(out-of-order unit)等其他资源可能在线程之间完全共享。与此相反，核可具有专用执行资源，同时共享至少部分更高级高速缓冲，如二级高速缓冲(L2)。
在一个实施例中，资源108、113包括处理器流水线，该流水线可包括任何数量的流水线级。流水线级的常见示例包括指令指针级、取指令级(fetch stage)、解码级、驱动级和分配级、重命名级、队列级、重新排序级、调度级、分派级(dispatch stage)、执行级、存储器存取级及寄存器存取级。注意，由于任何已知的流水线级都可包括在处理器100中，因此，级的此列表包括处理器流水线级的示范性非详尽列表。
处理器105、110每个也可包括存储控制器或本地存储控制器集线器(MCH)以相应地与存储器109、114相接口。存储器109、114包括任何存储器装置，如随机存取存储器(RAM)、高速缓冲存储器、闪速存储器或其它存储器装置。在一个实施例中，存储器114包括更高级高速缓冲存储器，而资源113包括低级高速缓冲存储器。在另一实施例中，存储器109包括与处理器105相关联的动态随机存取存储器(DRAM)，该处理器包括高速缓冲(cache)来自DRAM 109的数据的高速缓冲存储器。注意，这是说明性实施例，因为存储器109、114可能包括任何样式的存储器装置。
在存储器109、114包括处理器105、110内包括的或如图所示在其外部的高速缓冲存储器的一个实施例中，处理器105、110能够是归属节点(home node)及对等高速缓冲节点。例如，在事务涉及存储器109内的存储单元时，负责存储器109的代理，即处理器105被确定为与事务和存储单元有关的归属代理。类似地，对于涉及诸如存储器114中存储单元等另一存储单元的事务，处理器105被确定为对等高速缓冲代理。
正如能看到的一样，点对点链路120-124以点对点方式将组件耦合在一起。在一个实施例中，物理链路120-124每个包括双向差分信令互连，如下面参照图2所论述的与物理层相关联的物理链路。因此，处理器105、110和芯片组130能彼此直接通信。在一个实施例中，发射器能够如下所述基于错误率调整功率。此外，在一个实施例中，接收器能够接收模式并确定模式中是否出现错误。此处，接收器提供反馈到发射器以允许有效地确定用于发射器的最佳功率设置。
芯片组130经常是类属概念，指多个集成电路，如耦合到输入/输出(I/O)集线器的存储控制器集线器(hub)。然而，在代理各包括某个版本的存储控制器集线器以与存储器相接口的一个实施例中，芯片组130指I/O集线器或其它控制器集线器。在一个实施例中，如上所述芯片组130是参与或见证(witness)事务的非高速缓冲代理。然而，芯片组130并不限于此，因为在其它实施例中，芯片组130是包括高速缓冲存储器的高速缓冲代理和/或包括存储器的归属代理，该存储器具有用于数据的原有存储单元库(memory location repository)。
如图所示，芯片组130也与多个互连和I/O装置相接口，如外围组件互连(PCI)或PCI Express(PCI-E)装置161、集成装置电子设备(IDE)或高级转移附接(ATA，Advanced Transfer Attachment)装置162、通用串行总线(USB)装置163、局域网(LAN)或无线LAN(WLAN)装置164、音频装置165及也可包括另一互连架构以便如本文中所述耦合I/O装置的其它I/O装置166。类似于以上所述，任何上述互连可包括能够如下所述基于错误率确定最佳功率设置的发射器和接收器。
参照图2，它示出利用分层互连栈的双向互连架构的框图的实施例。对诸如物理层202等图2的层的引用包括可在不同代理中实现的类属层的论述，如物理层202a和物理层202b。如图所示，互连栈被分成五层，基于设计实现其中的一层或多层可能是可选的。例如，在一个实施例中，路由层204嵌入链路层203的功能中；因此，在一个实施例中，路由层不是单独和分离的层。
在一个实施例中，物理层202负责信息在物理媒体上的电气传递。例如，在链路层实体203a与203b之间利用物理点对点链路。作为说明性示例，物理链路包括差分信令方案(signaling scheme)，该方案包括双向差分信令对(signaling pair)251和252。此处，物理层可能在逻辑上划分成电气子块(sub-block)和逻辑子块，因此，物理层要将栈的其余部分与信息的电气传递隔离，并且要与链路层203通信。注意，在一个实施例中，发射器250a、250b能够如下所述基于错误率调整发送的信号的振幅，由此调整其消耗的功率。
在一个实施例中，链路层203由栈的上层将物理层202抽象(abstract)并提供链路有关服务，如连接的代理/实体之间的可靠的数据传递和流量控制及物理信道/接口虚拟化成多个虚拟信道和消息类。此处，虚拟信道可视为供栈的上层使用的多个虚拟网络。例如，协议层206可能依赖链路层203提供的抽象将协议消息映射到消息类中，并因此映射到一个或多个虚拟信道。
在一个实施例中，路由层204提供将分组从源路由到目的地的灵活方法。如上所述，在极其简单的拓扑中，路由层204可不是显式的，而是集成到链路层203的功能中。例如，路由层204可依赖链路层203的抽象指定<端口，虚拟网络>对以路由分组。
在一个实施例中，路由层204或通过其功能与路由层相关联的逻辑要保持路由信息，如路由表。作为一个特定的示例，路由表可包括用于互连架构中每个目标的条目。此处，条目可保持任何类型的信息，如路由与目标代理相关联的分组通过的端口。路由表和相关联信息在下面更详细论述。
在一个实施例中，传输层205提供端对端的可靠传输服务。类似于路由层204，传输层205也是基于设计实现可选的。例如，传输层205依赖路由层204服务为协议层206提供可靠的传输支持。在一个实施例中，在互连架构内，组件的子集包括传输层205。因此，组件的此子集定义与传输层205相关的分组的子字段，而其它组件可能不定义那些子字段。
在一个实施例中，协议层206要在节点/代理之间实现更高级通信协议，如高速缓冲相干性、排序、对等通信、中断输送(interrupt deliver)等。换而言之，协议层206为诸如归属节点、对等节点、高速缓冲节点和非高速缓冲节点等节点或代理相应地定义允许的消息、请求、响应、阶段、相干状态等。诸如归属节点消息、探听(snoop)消息、响应消息等消息的示例在下面论述。
注意，层以及与其相关联的逻辑的论述可以任何方式耦合。例如，可以说协议逻辑耦合到物理层，即，传输或接收逻辑。此外，正如从图2中能看到的一样，在一个实施例中，协议逻辑可不直接耦合到物理层逻辑，而是通过其它层逻辑耦合。此外，在一个实施例中，互连栈耦合到内部组件逻辑，如高速缓冲控制或高速缓冲存储器逻辑，以启动适当的高速缓冲相干性动作。还要注意的是，由于下面所述的发射器可在任何已知互连中实现，因此，互连栈和双向串行链路的描述只是说明性的。
转到图3，它示出用于基于错误率调整发射器的振幅，并由此调整其功率的方法的框图的实施例。在方框305中，发射器在链路上以某个振幅发送模式。在一个实施例中，发射器包括来自发送比特、符号和/或模式的、与集成电路相关联的任何传送逻辑。注意，对于一些实施例，比特、符号及其模式可交替利用。符号经常指多个比特的某一表示；然而，在简单的实施例中，符号可能指单个逻辑值。
发射器可位于任何装置或代理中，如在要通过互连而耦合到诸如接收代理等另一装置的互连代理/节点内。互连代理对两者可以是取决于事务的发送代理和接收代理，其常见示例包括：处理器和存储控制器集线器、两个处理器、根互连集线器和互连装置、I/O控制器集线器和I/O装置、两个I/O装置或已知通过链路或互连耦合在一起的代理/装置的任何其它对。
链路包括用于耦合集成电路的任何熟知互连。例如，在物理上，链路看上去可以象传输线路或传输线路的组合。在诸如FR4等材料中以前的链路实现包括铜或其它传导材料。整体上，链路可包括并行多站式总线、串行链路/互连、点对点链路、高速缓冲相干性链路、其它熟知的互连或其组合。注意，如上所述，链路或互连可由多个传输对组成，如耦合到另一装置的多个I/O电路的一个装置的多个I/O电路。在一个实施例中，各个发射器单独调整功率/电压。在另一实施例中，包括发射器的多个I/O电路可调整为单个匹配电压。
在一个实施例中，发送比特、模式或值时使用的振幅指波的振荡幅度。例如，比特，即逻辑0和1，利用不同的电压电平发送以表示逻辑值。例如，高于阈值的高电压电平包括逻辑1，而低于阈值的低电压电平包括逻辑0。
因此，在一个实施例中，振幅指差分电压，即，在最大目标电压与最小目标电压之间的差。例如，如果最大电压为800毫伏，即，逻辑1的目标，并且最小电压为200毫伏，即，逻辑0的目标，则差分电压为600毫伏。换而言之，波具有600毫伏振幅。注意，诸如交叉耦合、阻抗失配和其它因素等传输路径效应可导致稍微偏离目标电压，这经常通过诸如下冲(undershoot)、过冲(overshoot)、减幅震荡(ringing)等术语表示。因此，正如能看到的一样，用于在波中发送模式的电压越大，消耗的功率就越多，这是因为功率随电压变化。此外，差分电压或振幅的修改可间接执行，如增大/降低集成电路的操作电压，以便生成的波具有修改的振幅。
在一个实施例中，发射器发送的模式包括在发射器或I/O电路操作期间发送的正常互连值。备选，在另一实施例中，模式包括系统的初始化、测试和/或训练阶段内，或在包括发射器的集成电路/代理的初始化、测试和/或训练阶段内，或具体而言在发射器本身的初始化、测试和/或训练阶段内的测试模式。此处，测试模式可包括任何模式，如向发射器施压(stress)或初始化发射器的预定模式、随机模式或比特、符号或模式的其它已知组合。例如，在通用串行总线(USB)互连中，测试模式或消息可包括输入数据为0的整个扰码器输出加单独(lone)比特模式。
在下面进一步详细描述的一个实施例中，模式的长度被优化以提供在确定正确的振幅/差分电压电平的置信度和降低训练、测试或初始化时间之间的平衡。例如，假设在发射器的差分电压电平中获得极高置信度在此示例中包括：接收器接收1/10-12的倍数个比特以正确识别误比特率(BER)。此处，8*(1/10-12)比特的训练序列可能提供在诸如正态或高斯分布等数学分布上的8西格马置信度。然而，1/10-12比特的倍数(诸如8×10-12比特等)是极长的模式，在许多系统中可能太长而无法初始化或训练装置。
与此相反，可利用较小的比特模式，如8*(1/10-5)，这节省训练、测试和/或初始化的长度。然而，在此示例中，模式的此长度提供四西格马置信度而不是八西格马置信度。因此，在一个实施例中，模式的长度，即模式中比特的数量选择为与高或预定置信度不同的置信度相关联。如下所述，使用与较低置信度相关联的模式执行训练，并且执行电压/振幅缩放以获得适当的更高置信度。
在一个实施例中，发射器要基于与模式相关联的错误率动态调整它发送信号所用的振幅。此类动态调整的一个实施例在方框310到325中示出。在判定方框310中，确定接收模式的接收器是否检测到任何错误。任何已知的错误检测方法/算法均可利用。例如，循环冗余校验(CRC)算法用于检测错误。CRC经常采用输入数据流或比特模式并输出特定大小(size)的值。此输出值发送到接收器并与接收器生成的CRC进行比较。此校验和允许接收器确定是否发生了任何传送错误。
例如，如果振幅或差分电压对于已发送逻辑1太低，则接收器可将低值解释为逻辑0而不是正确的逻辑1。在接收器处计算得出新的CRC值时，它不同于原有CRC值，这表示在传送期间发生了错误。然而，任何已知的校验和、错误检测码、验证、错误检测机制或其组合可用于检测在发射器处生成并在接收器处收到的模式中的错误。还要注意的是，在方框310中“任何”错误的检测可备选为少于某个数量的错误的检测，如预定数量的错误。
如果检测到错误，则在方框415处，步进(step)或动态调整发射器的振幅，并且流程返回到方框305。注意，可利用任何初始振幅，以及可利用振幅/电压的任何间隔来步进/调整在发射器处的信号。在一个实施例中，初始振幅是能够由发射器发送的最小电压差分。在另一实施例中，初始振幅是计算得出的最小振幅。
为提供说明性示例，用于互连的规范可提供用于链路的最小传输线路长度，而接收代理定义噪声或阈值规范，信号必须大于该规范才能在接收器处得到正确解释。此处，最小振幅可包括以电压表示的噪声电平加最小长度的信道/传输线路的计算得出的衰减。换而言之，通过最短指定传输线路的衰减而在发射器的最小电压电平要可由接收器判读。为提供数字示例，假设接收器需要20毫伏的差分电压以解释波，并且由于计算原因，最短信道长度产生大约80毫伏的衰减。因此，在此示例中，最小振幅电平可设在100毫伏。
然而，由于I/O电路的设计者可选择执行训练序列使用的任何初始电压，而无论它是任意的还是基于任何数量的互连相关变量计算得出的，因此，最短信道长度和接收器规范的使用只是说明性的。类似地，振幅的步进或调整也可以是任意的或计算得出的。例如，设计者可为100毫伏的最小值选择以10毫伏、20毫伏、50毫伏、100毫伏、200毫伏等以及基于百分比步进差分电压。如果利用20％的百分比，则第一次步进是从100毫伏到120毫伏，并且第二次步进是从120毫伏到144毫伏。
因此，由于初始电压差分及其步进可能是设计相关的，因此，一般可以看到在方框305、310与315之间的流程继续，直至不存在可检测到的错误，或者在另一实施例中，直至在方框310中检测到小于预定数量的错误。在模式长度与低于诸如高置信度等预定置信度的置信度相关联的一个实施例中，则在判定方框310中检测不到错误后，在方框320中缩放确定的振幅以获得更高的置信度。换而言之，用于发射器的最小电压在未收到错误时的缩短的训练，即缩短的模式长度期间确定。然而，为缓冲与该缩短的模式长度相关联的我们的置信度，增大了差分电压以在我们的置信度中提供该缓冲。
在一个实施例中，在方框320中的缩放是基于与模式长度相关联的置信度。此处，作为示例，利用了高置信度或预定置信度和与缩短的模式长度相关联的选定/更低置信度的比率或比例进行缩放。为继续上述简单的说明性数字示例，假设我们在方框305中以100毫伏的初始电压差分开始。然而，流程继续以每次50毫伏的步进通过方框305、310和315，直至达到检测不到错误的200毫伏的振幅。假设缩短的模式长度与高斯分布中四西格马的置信度相关联，并且我们预定的高置信度与七西格马的置信度相关联，则振幅按7/4缩放，即，大约350毫伏的振幅。此处，在发射器处新缩放的350毫伏的振幅基本上为我们提供了七西格马的更高置信度的近似值，同时通过利用更短的训练模式节省了在训练阶段内的时间。
参照图4，它示出了将发射器的功率调整为最佳电平的训练序列的实施例。注意，所示训练模式只是说明性的并且极其简单。然而，此处发射器以诸如100毫伏的初始振幅发送诸如训练模式等模式。然而，接收器在接收模式时检测到错误，并因此生成到发射器关于已检测到错误的消息。响应检测到错误，发射器将生成的信号的振幅缩放/步进到第二振幅，如150毫伏。
此处，以经缩放的第二振幅发送可以是相同或不同模式的模式。类似地，错误被检测到，并且发射器从接收器接收另一错误消息，指示在训练序列中检测到错误。然而，在下一步进，即200毫伏的第三振幅时，未检测到错误。假设模式长度为我们提供在高斯分布上四西格马的置信度，并且我们的目标/预定置信度是7西格马，则第三振幅通过置信度的比率，即7/4缩放以获得350毫伏的振幅。
因此，在图3的方框325及图4的示图两者中，在正常操作期间利用此经缩放的振幅。如上所述，类似的发射器振幅、电压和/或功率调整也可在正常操作期间利用普通业务而不是利用训练序列或随机模式进行。因此，在一个实施例中，在操作期间，发射器基于错误率动态调整其功耗。此处，如果接收器开始检测到太多的错误，则错误信号由接收器发送到发射器，并且发射器适当地缩放电压。
因此，正如从上述内容能看到的一样，发射器可能基于实际的物理互连配置确定最佳功率设置，而不是以高功率操作以确保最大互连规范得以满足。此外，通过使用更短的训练模式长度，可在初始化期间节省时间，同时，基于置信度的振幅缩放提供错误率规范将得以满足的适当高置信度。因此，初始化时间和功率可能得到节省，而无需牺牲传输准确性及其置信度。
在本文中使用的模块指任何硬件、软件、固件或其组合。示为分离的模块边界经常是：通常有所变化，并可能重叠。例如，第一模块和第二模块可共享硬件、软件、固件或其组合，同时可能保留一些独立的硬件、软件或固件。在一个实施例中，术语逻辑的使用包括硬件，如晶体管、寄存器或其它硬件(如可编程逻辑装置)。然而，在另一实施例中，逻辑也包括与硬件集成的软件或代码，如固件或微代码。
在本文中使用时，值包括数字、状态、逻辑状态或二进制逻辑状态的任何已知表示。逻辑电平或逻辑值的使用也经常称为1和0，这简单地表示二进制逻辑状态。例如，1指高逻辑电平，并且0指低逻辑电平。在一个实施例中，诸如晶体管或闪速存储器单元(flash cell)等存储单元可能能够保持单个逻辑值或多个逻辑值。然而，计算机系统中值的其它表示已被使用。例如，十进制数字十也可以表示为二进制值1010和十六进制字母A。因此，值包括能够保持在计算机系统中的信息的任何表示。
另外，状态可由值或部分值表示。例如，诸如逻辑1等第一值可表示默认或初始状态，而诸如逻辑0等第二值可表示非默认状态。另外，在一个实施例中，术语重置和设置分别指默认和更新的值或状态。例如，默认值可能包括高逻辑值，即重置，而更新的值可能包括低逻辑值，即设置。注意，值的任何组合可用于表示任何数量的状态。
上述方法、硬件、软件、固件或代码的实施例可借助在机器可存取或机器可读媒体上存储、可由处理元件执行的指令或代码实现。机器可存取/可读媒体包括以机器可读形式提供(即，存储和/或发送)信息的任何机构，如计算机或电子系统。例如，机器可存取媒体包括诸如静态随机存取存储器(SRAM)或动态RAM(DRAM)等的RAM、ROM、磁性或光学存储媒体、闪速存储器装置、电存储装置、光学存储装置、声学存储装置或其它形式的传播信号(例如，载波、红外信号、数字信号)存储装置等。例如，机器可通过从能够保持要在传播的信号上发送的信息的媒体接收诸如载波等传播的信号，对存储装置进行存取。
此说明书通篇对“一个实施例”或“实施例”的引用指结合该实施例描述的特定特性、结构或特征包括在本发明的至少一个实施例中。因此，在说明书通篇各个位置出现的“在一个实施例中”或“在实施例中”短语不一定全部指同一实施例。此外，特定的特性、结构或特征可在一个或多个实施例中以任何适合的方式组合。
在上述说明中，参照特定示范实施例提供了详细说明。然而，将可明白，在不脱离如随附权利要求所述范围更广泛的本发明精神和范围的情况下，可对其进行各种修改和更改。相应地，说明书和附图要视为是说明性而不是限制性。此外，实施例和其它示范语言的上述使用不必指同一实施例或同一示例，而是可指不同和独特的实施例并且可能是同一实施例。

Claims (20)

1.一种用于调整发射器功率的设备，包括：
互连代理，包括以某个振幅在链路上发送模式的发射器，其中所述模式的长度选择为与低于预定置信度的置信度相关联，其中所述发射器要基于与所述模式相关联的错误率来动态调整功耗，其中所述发射器要基于与所述模式相关联的错误率来动态调整功耗包括：响应于从接收器接收指示在接收器处在所述模式中检测到错误的消息，所述发射器将发射器的振幅步进或动态调整为经步进的振幅；并且响应于从接收器接收指示在接收器处未检测到错误的无错误消息，所述发射器通过利用预定置信度和与所述模式的长度相关联的测量的置信度的比率来缩放所述发射器的确定的振幅，使得随后的周期以经缩放的振幅发送，其中所述模式的长度指所述模式中比特的数量。
2.如权利要求1所述的设备，其中所述模式包括在训练阶段期间要发送的训练模式，以及其中所述发射器要基于与所述模式相关联的错误率来动态调整功耗包括：
响应于从接收器接收指示在所述接收器处在所述模式中检测到错误的消息，所述发射器将随后的训练模式的振幅步进为经步进的振幅。
3.如权利要求2所述的设备，其中所述发射器要基于与所述模式相关联的错误率来动态调整功耗包括：响应于从所述接收器接收指示在所述接收器处在所述随后的模式中未检测到错误的无错误消息，所述发射器缩放所述发射器的操作电压，使得随后的周期以所述经步进的振幅的比例倍数发送。
4.如权利要求3所述的设备，其中所述振幅的所述比例倍数包括预定置信度和与所述模式的长度相关联的测量的置信度的比率。
5.如权利要求1所述的设备，其中所述发射器要基于与所述模式相关联的错误率来动态调整功耗包括：所述发射器缩放所述发射器的操作电压，使得随后的周期以所述振幅的比例倍数发送，以及其中所述振幅的所述比例倍数包括预定置信度和与所述模式的长度相关联的测量的置信度的比率。
6.如权利要求5所述的设备，其中所述互连代理从由处理器、控制器集线器、外围组件互连PCI装置、PCI Express装置、存储装置、网络装置、音频装置及串行总线装置组成的组中选择。
7.一种用于调整发射器功率的设备，包括：
发射器逻辑，以第一差分电压在链路上发送第一数量的比特，其中第一数量的比特选择为与低于预定置信度值的第一置信度值相关联；以及
接收器逻辑，接收指示检测到与所述第一数量的比特相关联的错误的错误消息并且接收指示未检测到与所述第一数量的比特相关联的错误的无错误消息；
其中响应于接收所述错误消息，所述发射器逻辑还要根据某个步进电压将所述第一差分电压步进为经步进的差分电压，并且响应于接收所述无错误消息，所述发射器逻辑要按预定置信度值和所述第一置信度值的比率来缩放所述第一差分电压。
8.如权利要求7所述的设备，其中所述第一数量的比特要与第一置信度值相关联包括所述第一数量的比特与高斯分布的第一西格马值相关联，以及其中所述预定置信度值要成为所述高斯分布的第二西格马值。
9.如权利要求7所述的设备，其中发射器逻辑还要以所述经步进的差分电压重新发送所述第一数量的比特，并且响应于在所述发射器逻辑重新发送所述第一数量的比特后接收所述无错误消息，按所述预定置信度值和所述第一置信度值的比率来缩放所述经步进的差分电压。
10.如权利要求7所述的设备，其中所述链路包括串行链路。
11.如权利要求10所述的设备，还包括分层互连栈逻辑，其中所述发射器逻辑和所述接收器逻辑与所述互连栈逻辑的物理层逻辑相关联。
12.一种用于调整发射器功率的系统，包括：
第一代理，包括以第一差分电压发送训练模式的发射器逻辑；
第二代理，通过链路耦合到所述第一代理，所述第二代理包括：接收逻辑，接收所述训练模式；错误逻辑，确定是否在所述训练模式中检测到错误；以及发送逻辑，响应于所述错误逻辑确定在所述训练模式中未检测到错误，向所述第一代理发送无错误消息以指示在测试阶段期间未检测到错误，并且响应于所述错误逻辑确定在所述训练模式中检测到错误，向所述第一代理发送错误消息以指示在测试阶段期间检测到错误；
其中响应于所述第一代理接收指示在测试阶段期间检测到错误的所述错误消息，包括在所述第一代理中的发射器逻辑还要根据某个步进电压将所述第一差分电压步进为经步进的差分电压，并且响应于所述第一代理接收指示在测试阶段期间未检测到错误的所述无错误消息，包括在所述第一代理中的发射器逻辑还要按大于一的值将所述第一差分电压缩放成经缩放的差分电压。
13.如权利要求12所述的系统，其中所述训练模式的长度要与正态曲线分布的第一西格马值相关联，以及其中所述第一代理还要按大于一的值将所述第一差分电压缩放成经缩放的差分电压包括所述第一代理还要按所述正态曲线分布的预定西格马值和所述第一西格马值的比率，将所述第一差分电压缩放成经缩放的差分电压，所述比率大于一。
14.如权利要求12所述的系统，其中在正常操作期间，所述发射器逻辑要以所述经缩放的差分电压发送数据。
15.如权利要求12所述的系统，其中所述第一代理和所述第二代理从由第一处理器和第二处理器、处理器和存储器装置、处理器和控制器集线器、控制器集线器和存储器装置、集线器和I/O装置、外围组件互连PCI集线器和PCI装置、PCI Express集线器和PCI Express装置、控制器和存储装置、集线器和网络装置、集线器和音频装置及串行总线集线器和串行总线装置组成的一组代理对中选择。
16.一种用于调整发射器功率的方法，包括：
确定预定置信度值；
确定与第一数量的比特相关联的测量的置信度值，其中第一数量的比特选择为与低于预定置信度值的置信度值相关联；
从发送代理以第一振幅电平将第一数量的比特发送到接收代理；
当确定在接收代理处在所述第一数量的比特中检测到错误时，将所述第一振幅电平步进为经步进的振幅电平；
当确定在接收代理处在所述第一数量的比特中未检测到错误时，响应于确定在所述第一数量的比特中未检测到错误，将所述第一振幅电平缩放成大于所述第一振幅电平的第二振幅电平。
17.如权利要求16所述的方法，其中响应于确定在所述第一数量的比特中未检测到错误，将所述第一振幅电平缩放成大于所述第一振幅电平的第二振幅电平包括：
响应于确定在所述第一数量的比特中未检测到错误，
将所述预定置信度值除以所述测量的置信度值以获得缩放比例值；以及
按所述缩放比例值缩放所述第一振幅以获得所述第二振幅。
18.如权利要求17所述的方法，其中所述预定置信度值包括在高斯分布上的第一西格马值，并且所述测量的置信度值包括在高斯分布上的第二西格马值，以及其中所述第一西格马值大于所述第二西格马值。
19.如权利要求16所述的方法，还包括响应于在所述接收代理处确定在所述第一数量的比特中未检测到错误，将无错误消息从所述接收代理发送到所述发送代理。
20.如权利要求16所述的方法，还包括：
从所述发送代理以所述经步进的振幅电平将所述第一数量的比特发送到所述接收代理；
在所述接收代理处确定以所述经步进的振幅电平发送的所述第一数量的比特中未检测到错误；
响应于确定在以所述经步进的振幅电平发送的所述第一数量的比特中未检测到错误，将所述经步进的振幅电平缩放成大于所述经步进的振幅电平的第三振幅电平。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8233551B2 (en) 2008-07-07 2012-07-31 Intel Corporation Adjustable transmitter power for high speed links with constant bit error rate
US8693353B2 (en) * 2009-12-28 2014-04-08 Schneider Electric USA, Inc. Intelligent ethernet gateway system and method for optimizing serial communication networks
TWI413907B (zh) * 2010-06-02 2013-11-01 Realtek Semiconductor Corp 一種用於訊號傳輸之省電方法及裝置
CN103827776B (zh) 2011-09-30 2017-11-07 英特尔公司 通过pci高速组件减少功耗的活动状态功率管理（aspm）
JP5912500B2 (ja) * 2011-12-19 2016-04-27 パナソニック デバイスＳｕｎｘ株式会社 データ伝送システム、およびデータ伝送方法
US20140006826A1 (en) * 2012-06-30 2014-01-02 Mahesh Wagh Low power low frequency squelch break protocol
US9231796B2 (en) 2013-11-25 2016-01-05 Globalfoundries Inc. Power aware equalization in a serial communications link
US9264187B1 (en) * 2014-10-09 2016-02-16 Intel Corporation Measuring bit error rate during runtime of a receiver circuit
US10103837B2 (en) * 2016-06-23 2018-10-16 Advanced Micro Devices, Inc. Asynchronous feedback training
US11112982B2 (en) 2019-08-27 2021-09-07 Micron Technology, Inc. Power optimization for memory subsystems
JP2021129161A (ja) * 2020-02-12 2021-09-02 株式会社デンソー 車両用電子制御装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1625137A (zh) * 2003-12-05 2005-06-08 国际商业机器公司 发送节点中发送参数适配信道当前链路质量的方法和装置
US7176721B2 (en) * 2003-12-17 2007-02-13 Rambus Inc. Signal receiver with data precessing function

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2710548C2 (de) * 1977-03-10 1982-02-11 Rudolf 8019 Moosach Hinterwaldner Lagerstabile härtbare Masse und Verfahren zu deren Härtung
CA1095023A (en) * 1977-07-20 1981-02-03 John Roddy Rock drill bit loading device
JPS58172256U (ja) 1982-05-12 1983-11-17 ソニー株式会社 デ−タ伝送装置
JPH01251834A (ja) * 1988-03-31 1989-10-06 Toshiba Corp ファクシミリ装置の通信方式
US6334219B1 (en) * 1994-09-26 2001-12-25 Adc Telecommunications Inc. Channel selection for a hybrid fiber coax network
JP3660690B2 (ja) 1996-06-27 2005-06-15 株式会社エヌ・ティ・ティ・ドコモ 送信電力制御装置
US6067458A (en) * 1997-07-01 2000-05-23 Qualcomm Incorporated Method and apparatus for pre-transmission power control using lower rate for high rate communication
US6152227A (en) * 1997-10-24 2000-11-28 Baroid Technology, Inc. Drilling and cementing through shallow waterflows
JP3287405B2 (ja) 1999-05-06 2002-06-04 日本電気株式会社 クローズドループ送信電力制御方法
KR100605978B1 (ko) 1999-05-29 2006-07-28 삼성전자주식회사 부호분할다중접속 이동통신시스템의 불연속 전송모드에서 연속적인 외부순환 전력제어를 위한 송수신 장치 및 방법
JP4013440B2 (ja) 2000-03-07 2007-11-28 株式会社デンソー 電磁駆動装置及びそれを用いた電磁弁
JP3509757B2 (ja) * 2001-01-26 2004-03-22 日本電気株式会社 高速シリアル伝送方法および方式
US6542581B2 (en) 2001-02-09 2003-04-01 Vdsl Systems Method for controlling the transmission power in a digital subscriber line
WO2003088607A1 (en) 2002-04-12 2003-10-23 Azea Networks Limited Transmission system
US6980824B2 (en) * 2003-04-17 2005-12-27 International Business Machines Corporation Method and system for optimizing transmission and reception power levels in a communication system
GB2408420B (en) 2003-11-21 2006-05-10 Motorola Inc Method of power control and corresponding power controller
JP4543897B2 (ja) 2004-11-18 2010-09-15 ソニー株式会社 信号伝送システム
US20060200710A1 (en) 2005-03-04 2006-09-07 Azea Networks, Ltd. Bit error rate performance estimation and control
US20060233279A1 (en) 2005-04-13 2006-10-19 Ryder Brian D System and method of adjusting output voltage of a transmitter based on error rate
US7506222B1 (en) * 2006-03-06 2009-03-17 Advanced Micro Devices, Inc. System for phase tracking and equalization across a byte group for asymmetric control of high-speed bidirectional signaling
US8233551B2 (en) 2008-07-07 2012-07-31 Intel Corporation Adjustable transmitter power for high speed links with constant bit error rate
US8693353B2 (en) 2009-12-28 2014-04-08 Schneider Electric USA, Inc. Intelligent ethernet gateway system and method for optimizing serial communication networks

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1625137A (zh) * 2003-12-05 2005-06-08 国际商业机器公司 发送节点中发送参数适配信道当前链路质量的方法和装置
US7176721B2 (en) * 2003-12-17 2007-02-13 Rambus Inc. Signal receiver with data precessing function

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