CN101626011B - 具有无垫式导电迹线的封装用基板 - Google Patents

Abstract

本发明提供一种具有无垫式导电迹线的封装用基板，其至少包括：一具有第一表面及第二表面的芯板层，且该芯板层中形成有多个贯穿该第一表面及第二表面的镀通孔；以及多个形成于该芯板层的第一表面上的导电迹线，各该导电迹线具有一连接端、一相对的焊垫端及连接该连接端及该焊垫端的本体，其中，该连接端位于对应该镀通孔的孔端上，以使该导电迹线电性连接该镀通孔，该连接端的宽度大于该导电迹线的本体的宽度但不大于该镀通孔的直径。从而增加该导电迹线与该镀通孔的接触面积，以避免该导电迹线与该镀通孔的接触面产生裂损(crack)的问题。

Description

具有无垫式导电迹线的封装用基板

技术领域

本发明涉及一种封装用基板，特别是涉及一种利用导电迹线与镀通孔电性连接的封装用基板。

背景技术

在电子装置中所应用的半导体封装基板，为了克服芯片信号传输路径过长的问题，在线路设计上会使用如日本专利第11-008475号所揭示的通孔(包含镀通孔(Pleated Through hole，PTH)、微孔(Via)或盲孔等)直接贯穿基板来缩短导电路径，以提高高度积集化(HighIntegration)的芯片的电性品质。

图1为现有基板的电路线与通孔的第一实施例示意图。如图所示，其提供一基板100，且于该基板100设有一贯穿表面的通孔101，同时，于该基板100表面及该通孔101的侧壁电镀形成电路线110，同时，使形成该通孔101的侧壁上的电路线110保留有一直径约为200微米(μm)的开孔111，再于该基板100及该电路线110上形成绝缘层120，同时使该绝缘层120填充于该开孔111。然而，在传统的导通孔工艺中，其基板100的通孔101直径S1约为300μm，该开孔111的直径S2约为200μm，而该电路线110的宽度S3仅约为30μm，即两通孔101的中心点相距有一预定距离，使其可通过电路线110的数量为一预定数量，因此，随着I/O数量增加，造成两通孔101的中心点间距缩小，进而减少两相邻的通孔101间所通过电路线110的数量。

为解决上述的问题，请参阅图2A及图2B所示，为现有基板的电路线与通孔的第二实施例剖面及其立体示意图。如图所示，在基板200设有一贯穿表面的通孔201，同时，将一导电材料230填充于该通孔201中，再于该基板200表面及该导电材230上形成电路线210，接着在该基板200及该电路线210上形成绝缘层220，也就是说，直接将该导电材料230填充于该通孔201中，使该导电材料230与该通孔201的宽度(约200μm)相同，从而两通孔201的中心点间距与上述第一实施例相同为一预定距离时，由于该导电材料230直接填充于该通孔201中，其外径较小，使其可通过电路线210的数量较多。

然而，由于上述电路线210大多采用成本低廉且工艺快速的湿式蚀刻法，其主要采用强酸或强碱蚀刻液(Etchant)的扩散效应(Diffusion)与待蚀刻的金属层的表面分子进行化学反应以完成蚀刻移除。然而由于此种湿式蚀刻为等向性(Isotropic)蚀刻，因此在蚀刻作业中导电材料230上表面因与蚀刻液长时间接触而使所形成的导电材料230剖面上表面严重蚀刻变形(如图2C所示)，且在进行后续诸如温度循环试验(Thermal Cycling Test；TCT)时，即可能因高温环境或温度急剧变化的影响而形成各种热应力，进而导致该导电材料230与该电路线210的接触面202产生破损(crack)(如图2D所示)。且由于该电路线210的宽度较小，从而该接触面202产生破损时，易由该接触面202的一侧延伸破裂至另一侧，进而导致该电路线210与该导电材料230剥离等可靠性的问题。再者，于蚀刻后，该电路线210的端点形成接近直角，使该电路线210的端点及该导电材料230与该电路线210相交处的接触角203易造成应力集中的问题(如图2E所示)。

因此，如何提出一种半导体封装基板的线路结构以克服现有技术的种种缺陷，实已成为目前亟待克服的难题。

发明内容

本发明所要解决的技术问题是，提供一种可防止应力集中的具有无垫式导电迹线的封装用基板，其可避免线路剥离以提高可靠性。

也就是说，本发明的主要目的在于提供一种可防止应力集中的具有无垫式导电迹线的封装用基板。

本发明的再一个目的在于提供一种可避免线路剥离以提高可靠性的具有无垫式导电迹线的封装用基板。

为达到上述及其他目的，本发明揭露一种具有无垫式导电迹线的封装用基板，其至少包括：一具有第一表面及第二表面的芯板层，且该芯板层中形成有多个贯穿该第一表面及第二表面的镀通孔；以及多个形成于该芯板层的第一表面上的导电迹线，各该导电迹线具有一连接端、一相对的焊垫端及连接该连接端及该焊垫端的本体，其中，该连接端位于对应该镀通孔的孔端上，以使该导电迹线电性连接该镀通孔，该连接端的宽度大于该导电迹线的本体的宽度但不大于该镀通孔的直径。从而令该连接端位于对应该镀通孔的孔端的面积范围内。

以下结合上述结构，说明本发明技术方案的有益效果。本发明的具有无垫式导电迹线的封装用基板主要在于芯板层形成至少一贯穿表面的镀通孔，再在该芯板层上形成导电迹线，且该导电迹线具有一连接端、一相对的焊垫端及连接该连接端及该焊垫端的本体，该连接端位于对应该镀通孔的孔端上，以使该导电迹线电性连接该镀通孔，同时，该连接端的宽度大于该导电迹线的本体的宽度但不大于该镀通孔的直径，从而令该连接端位于对应该镀通孔的第一表面孔端的面积范围内，也就是控制该导电迹线、该导电迹线的连接端、与镀通孔三者间的宽度面积关系，而增加该导电迹线与该镀通孔的接触面积，避免后续诸如温度循环试验(Thermal Cycling Test；TCT)时，导致该导电迹线与该镀通孔的接触面产生裂损(crack)的问题，进而避免该导电迹线与该镀通孔产生剥离的问题，以提高可靠性，同时，由于该连接端呈不具有边角的形状，可减少该连接端的端边产生直角，从而可减少该连接端的端边及该导电迹线与该镀通孔的接触角产生应力集中的问题。

附图说明

图1为现有基板的电路线与通孔的第一实施例示意图；

图2A及图2C至图2E为现有基板的电路线与通孔的第二实施例剖面示意图；

图2B为图2A的电路线与通孔的立体示意图；

图3A为本发明的具有无垫式导电迹线的封装用基板的第一实施例剖面示意及其俯视示意图；

图3B为本发明的具有无垫式导电迹线的封装用基板的导电迹线及镀通孔的立体示意图；

图3C为具有无垫式导电迹线的封装用基板的第二实施例示意图；

图3D为具有无垫式导电迹线的封装用基板的第三实施例示意图；

图3E为具有无垫式导电迹线的封装用基板的第四实施例示意图。

【主要元件符号说明】

100、200  基板

101、201  通孔

110、210  电路线

111  开孔

120、220  绝缘层

202  接触面

203  接触角

230  导电材

300  芯板层

301  第一表面

302  第二表面

310  镀通孔

320  导电迹线

321  连接端

322  本体

323  焊垫端

330  拒焊层

331  开口

S3、D1、D3  宽度

S1～S2、D2  直径

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，所属领域的普通技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明也可通过其他不同的具体实例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

请参阅图3A，其为本发明的具有无垫式导电迹线的封装用基板的剖面示意及其俯视示意图，本发明的具有无垫式导电迹线的封装用基板包括形成有镀通孔310的芯板层300、多个具有连接端321的导电迹线320，其中控制该导电迹线320、该导电迹线320的连接端321、与该芯板层300的镀通孔310三者间的宽度面积关系，而增加该导电迹线320与该镀通孔310的接触面积及减少应力集中的问题。

该芯板层300包括一具有第一表面301及第二表面302的，并可通过如激光钻孔(Laser drilling)技术在该芯板层300形成至少一贯穿该第一表面301及第二表面302的镀通孔310。另外，该镀通孔310中可填充如金属、合金等材料的导电材料。

各该导电迹线320形成在该芯板层300的第一表面301上，其材料可为铜、锡、镍、铬、钛、铜-铬合金或锡-铅合金所构成的组群所构成，且该导电迹线320具有连接端321、一相对该连接端321的焊垫端323及连接该连接端321及该焊垫端323的本体322，且该连接端321位于对应该镀通孔310的孔端上，以使该导电迹线320电性连接该镀通孔310，该连接端321为如圆形的呈不具有边角的形状，可减少该连接端321的端边产生直角，同时，该导电迹线320的连接端321的宽度D1大于该导电迹线320的本体322的宽度D3，且该导电迹线320的连接端321的宽度D1不大于该镀通孔310的直径D2，从而令该导电迹线320的连接端321位于对应该镀通孔310的面积范围内，其中，该导电迹线320的连接端321的宽度D1可为小于或等于该镀通孔310的直径D2，最佳地，该导电迹线320的连接端321的宽度D1小于该镀通孔310的直径D2。

再者，该芯板层300的第一表面301及第二表面302上还可形成一拒焊层330，该拒焊层330可为由环氧树脂(Epoxy resin)、聚乙酰胺(Polyimide)、氰酯(Cyanate Ester)、玻璃纤维、双顺丁烯二酸酰亚胺/三氮阱(Bismaleimide Triazine，BT)或混合环氧树脂与玻璃纤维的FR5材料所制成的绿漆，且该拒焊层330可设有一开口331，以便外露出该导电迹线320的焊垫端323，以供后续工艺中植设焊球。

复请参阅图3B所示，由于该导电迹线320的连接端321的宽度D1大于该本体322的宽度D3且小于该镀通孔310的直径D2，使该导电迹线320的连接端321可位于对应该镀通孔310的孔端的面积范围内，即可通过形成于该导电迹线320的连接端321增加与该镀通孔310的接触面积，以避免后续诸如温度循环试验(Thermal Cycling Test；TCT)时，因高温环境或温度急剧变化的影响而形成各种热应力的破坏，导致该导电迹线320与该镀通孔310的接触面产生裂损(crack)的问题，进而避免该导电迹线320与该镀通孔310产生剥离的问题，以提高可靠性。同时，由于该导电迹线320的连接端321呈不具有边角的形状，从而可减少该连接端321的端边及该导电迹线320与该镀通孔310的接触角产生应力集中的问题。

请参阅如图3C所示，其为本发明的具有无垫式导电迹线的封装用基板的第二实施例的结构示意图。本实施例大致与上述的实施例相同，其差别在于该芯板层300的第二表面302上也可形成有多个导电迹线320，且各该导电迹线320电性连接至该镀通孔310。

请参阅如图3D及图3E所示，其为本发明的具有无垫式导电迹线的封装用基板的第三及第四实施例的结构示意图。第三及第四实施例大致与第一实施例相同，其差别在于该连接端321呈不具有边角的形状，例如泪滴形、椭圆形等等，使该连接端321与本体相接触呈平滑弧线装而非具有边角状，以减少该连接端321的端边产生直角，从而可减少该连接端321的端边及该导电迹线320与该镀通孔310的接触角产生应力集中的问题。

本发明的具有无垫式导电迹线的封装用基板主要在于在芯板层形成至少一贯穿表面的镀通孔，再在该芯板层上形成导电迹线，且该导电迹线具有一连接端、一相对的焊垫端及连接该连接端及该焊垫端的本体，该连接端位于对应该镀通孔的孔端上，以使该导电迹线电性连接该镀通孔，同时，该连接端的宽度大于该导电迹线的本体的宽度但不大于该镀通孔的直径，从而令该连接端位于对应该镀通孔的第一表面孔端的面积范围内，也就是控制该导电迹线、该导电迹线的连接端、与镀通孔三者间的宽度面积关系，而增加该导电迹线与该镀通孔的接触面积，避免后续诸如温度循环试验时，导致该导电迹线与该镀通孔的接触面产生裂损的问题，进而避免该导电迹线与该镀通孔产生剥离的问题，以提高可靠性。同时，由于该连接端呈不具有边角的形状，可减少该连接端的端边产生直角，进而减少该连接端的端边及该导电迹线与该镀通孔的接触角产生应力集中的问题。

上述实施例仅例示性地说明本发明的原理及其功效，而非用于限制本发明。所属领域的普通技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如所附的权利要求范围所列。

Claims (9)

1.一种具有无垫式导电迹线的封装用基板，其特征在于，至少包括：

一具有第一表面及第二表面的芯板层，且该芯板层中形成有多个贯穿该第一表面及第二表面的镀通孔；以及

多个形成于该芯板层的第一表面上的导电迹线，各该导电迹线具有一连接端、一相对的焊垫端及连接该连接端及该焊垫端的本体，其中，该连接端位于对应该镀通孔的孔端上，以使该导电迹线电性连接该镀通孔，该连接端的宽度大于该导电迹线的本体的宽度但不大于该镀通孔的直径，该连接端呈不具有边角的形状。

2.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该连接端为圆形。

3.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该连接端为椭圆形。

4.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该连接端为泪滴形。

5.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该连接端与本体相接触而呈平滑弧线状。

6.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该导电迹线由选自铜、锡、镍、铬、钛、铜-铬合金以及锡-铅合金所构成的组群之一所形成。

7.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该连接端的宽度小于该镀通孔的直径。

8.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该连接端的宽度等于该镀通孔的直径。

9.根据权利要求1所述的具有无垫式导电迹线的封装用基板，其特征在于，该连接端位于对应该镀通孔的孔端的面积范围内。

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