CN101621109B - 半导体结构及发光二极管 - Google Patents

Abstract

本发明提供一种半导体结构及发光二极管，该半导体结构包括：一基底；一应力调和层，位于该基底上方；相邻的多个开口区及多个应力调和区，位于该基底上方；以及多个外延层，位于该基底上方，至少位于所述开口区内，于其中形成LED结构。所述多个应力调和区的一部分形成至少一个应力调和岛，且其中所述LED结构中的至少一个包括至少一个应力调和岛。本发明避免了暴露于应力的发光二极管碎裂、破裂或有其他损害的情况发生。

Description

半导体结构及发光二极管

技术领域

本发明涉及发光二极管及其制造方法，多(multiple)LED结构，特别涉及包含应力调和层的发光二极管，其能降低在外延工艺与切割工艺中的残余应力并避免应力损害。

背景技术

发光二极管(LED)的制造方法是在基底上形成有源区，及于基底上形成各种导体及半导体层。利用p-n结的电流，电子-空穴对的辐射性结合(radiativerecombination)可用以产生电磁辐射(electromagnetic radition)。于由例如砷化镓(GaAs)或氮化镓(GaN)的直接能隙材料所制成的顺偏压(forward biased)p-n结中，注入于耗尽区中的电子-空穴对其结合造成电磁辐射的发光。电磁辐射可在可见光范围或在非可见光范围。可使用具有不同能隙的材料形成不同颜色的发光二极管。再者，具有于非可见光范围内的电磁辐射发光的发光二极管可将非可见光导向磷光透镜(phosphor lens)或类似的材料种类。当磷光体吸收非可见光时，磷光体会发射可见光。

发光二极管一般形成于例如蓝宝石(sapphire)(氧化铝(Al2O3))芯片的基底上方。然而，当于蓝宝石上形成氮化镓膜时，由于氮化镓膜及蓝宝石之间的热膨胀率(thermal expansion rate)及晶格常数(lattice constant)差异大，而时常造成晶体缺陷(crystal defect)及破裂(crack)。

多(muitiple)发光二极管一般形成于单一蓝宝石基底上，接着被切割以互相分离。切割工艺通常包括激光工艺及研磨。然而，将芯片切割成各自独立的发光二极管会将发光二极管暴露于应力，而有害于发光二极管结构。暴露于应力的发光二极管可能会碎裂、破裂或有其他损害。

发明内容

为了解决上述问题，本发明提供一种半导体结构，包括：一基底；一应力调和层，位于该基底上方；相邻的多个开口区及多个应力调和区，位于该基底上方；以及多个外延层，位于该基底上方，至少位于所述开口区内，于其中形成LED结构，其中所述多个应力调和区的一部分形成至少一个应力调和岛，且其中所述LED结构中的至少一个包括至少一个应力调和岛。

本发明也提供一种半导体结构，包括：一基底；多个应力调和区；及多个LED结构，形成于该基底上方，其中每个LED结构邻接至少一应力调和区，其中所述多个LED结构的一部分包括一应力调和岛，其中该应力调和岛是由位于一LED结构中的一应力调和区所构成。

另外，本发明还提供一种发光二极管，包括：一基底；多个应力调和区；一LED结构，包括：一缓冲层，设置于该基底上方；一量子阱层；以及一上接触层，其中一第一接触外延层介于该缓冲层及该量子阱层之间，且其中一第二接触外延层介于该量子阱层及该上接触层之间，且其中所述应力调和区中的至少一个邻接该LED结构，其中所述多个应力调和区中的至少一个位于该发光二极管结构内，形成一应力调和岛。

本发明避免了暴露于应力的发光二极管碎裂、破裂或有其他损害的情况发生。

附图说明

图1显示根据本发明一实施例的分离的LED的剖面图。

图2显示具有选择的应力调和区的芯片其俯视图。

图3A至图3D显示根据本发明一实施例的制造LED方法中的选择的工艺步骤。

图4A显示于切割步骤前，将应力调和层除去的选择性工艺步骤。

图4B显示于切割步骤后所形成的分离的LED。

图5A及图5B分别显示具有厚层应力调和岛分布于LED内的LED的剖面图及俯视图。

图6A及图6B分别显示具有薄层应力调和岛分布于LED内的LED的剖面图及俯视图。

图7显示于进行分割步骤前的非选择性外延LED结构。

上述附图中的附图标记说明如下：

100～LED；101～LED结构；102～基底；104～应力调和层区；106～缓冲层；108～第一接触外延层；110～有源层；112～第二接触外延层；114～上接触层；200～工件；202～应力调和区；204～LED；206～LED；208～应力调和岛；300～工件；302～基底；304～应力调和层；306～开口区；307～LED结构区；308～应力调和区；310～表面；312～LED结构；325～侧壁；314～切割工艺；316～分离的LED；400～工件；402～基底；412～LED结构；414～切割工艺；416～分离的LED；500～LED；502～基底；504～第一接触外延层；506～缓冲层；508～应力调和区；510～有源层；512～第二接触外延层；514～顶部接触层；516～应力调和岛；600～LED；602～基底；604～第一接触外延层；606～缓冲层；608～应力调和区；610～有源层；612～第二接触外延层；614～顶部接触层；616～应力调和岛；701～LED结构；702～基底；704～应力调和层；706～缓冲层；708～第一接触外延层；710～有源层；712～第二接触外延层；714～顶部接触层；716～涂布步骤；718～切割步骤；720～非功能性外延层。

具体实施方式

有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。

本发明以一半导体LED的实施例作说明，然而，本发明也可应用于其他半导体元件。

图1显示根据一实施例的分离的(separated)LED的剖面图。LED 100具有基底102。基底102可包含硅。基底102可为掺杂或非掺杂的。应力调和(stress-alleviation)层区104可包含二氧化硅(SiO2)、氮化硅(SiN)、III族氮化物(III-Nitride)或其组合。应力调和层区104优选是于化学气相沉积腔室中所沉积的二氧化硅。应力调和层区104的厚度可介于约0.1μm至约0.5μm。LED结构101位于应力调和层区104之间的基底102上。LED结构101由外延法所形成的多层膜所构成。LED结构101形成于基底102上。

外延层形成于单晶基底或单晶层膜上的有序的结晶成长层(orderedcrystalline growth layer)。外延层可形成自气相或液相前驱物。由于基底或层膜可用作种晶(seed layer)，因此外延成长膜具有基底的晶格结构(latticestructure)及晶向(orientation)。异质外延成长(heteroepitaxial growth)是于具有不同组成的基底上沉积外延层的工艺。

图1显示的实施例使用选择性外延(selective epitaxial)法。选择性外延是于单晶结构上成长，因此外延层不会形成于应力调和层上。因此，LED结构101选择性地形成于基底102上。

缓冲层106设置于基底102上。缓冲层106可包含氮化铝(AlN)氮化钛(TiN)或其他金属氮化物，厚度可介于约200埃至约400埃。以氮化铝为例，其具有六方晶体结构(hexagonal crystal structure)，能隙(band gap)大，且可利用分子束外延法(molecular-beam epitaxy，MBE)、金属有机化学气相沉积法(metal organic vapor deposition，MOCVD)、氢化物气相外延法(hydride vaporphase epitaxy，HVPE)或液相外延法(liquid phase epitaxy，LPE)形成。

在分子束外延法中，将材料源(source material)加热以产生粒子的挥发束。粒子束于高真空(10-8Pa)的环境下沉积，其中粒子束凝结成一层膜。于金属有机化学气相沉积法中，外延层的形成发生于基底表面的组成化学物(constituent chemicals)的最终高温分解(pyrolisis)。相对于分子束外延法，金属有机化学气相沉积法以化学反应形成结晶层，而非物理沉积。HVPE为一外延成长技术，其可使用例如氨气(ammonia)、氢气及各种氯化物(chloride)。LPE是自于固态基底上的熔物(melt)形成结晶层的方法。

在一实施例中，一反射层(reflective layer)(未显示)可加至LED 100。反射层可加至缓冲层106的上方或下方。材料本质可具有反射性，且附加的(additional)反射层或布拉格反射层(distributed Bragg reflector，DBR)可加至、未加至，或取代反射层。DBR可包括具有不同绕射系数(diffraction index)材料的交替层(alternating layers)或类似的结构。当增加反射层，LED是上发光LED(top emitting LED)，且其自上方的输出功率高于没增加反射层的实施例。

在每个例子中，第一接触外延(contact epitaxial)层108设置于缓冲层106上。第一接触外延层108的厚度范围可介于约1.0μm至4.0μm。第一接触外延层108的材料的例子是以MOCVD、MBE、HVPE或LPE法所形成的GaN:Si。

有源层(active layer)110设置于第一接触外延层108上。有源层110可包含多量子阱(multiple quantum well，MQW)(未显示)。位于有源层110中的MQW结构可例如InGaN及GaN的层膜。可有3或5层量子阱，其中每层的厚度可例如约30埃(InGaN)/100埃(GaN)。位于有源层110中的MQW可于一外延反应器(epitaxial reactor)(未显示)中形成。第二接触外延层112设置于有源层110上。第二接触外延层112可于一外延反应器(未显示)中成长至约0.3μm，且包含GaN:Mg或类似的组成。

上接触层(top-side contact)114设置于第二接触外延层112的顶部上。与LED的发光面接触的方法可包括例如使用透明导电材料，例如氧化铟锡(indium tin oxide，ITO)。再者，金属垫可连接至ITO涂布层。例如，上接触层114可包含镍(Ni)、银(Au)、ITO、其组合或类似的组成，厚度可介于约5.0nm至15.0nm。上接触层114可以溅镀(sputtering)、电子束(E-beam)或类似的方法形成于LED 100上。

图2显示一芯片的俯视图。芯片具有位于基底，例如图1的基底102上的格状(grid)中的选择(selected)应力调和区。此后，“工件(work piece)”一词大体而言指包括多种(various)层膜及结构形成于其上的基底。工件200可包含具有例如图1所述的层膜的硅芯片。单一芯片一般用以制造多个裸片，或芯片的个别部分最终将彼此切割开且分开地被使用(本实施例为LED)。单一芯片上的所有裸片一般是同时形成的，但此在实施例中非必要的。工件200上方的线段描绘出应力调和区202。LED之间的应力调和层的距离“d”可介于约10μm至约50μm。在此实施例中，LED 204是由应力调和区202所围住(bordered)。LED 204的尺寸范围可介于例如100μm乘以100μm(100μmby 100μm)及10μm乘以10μm(10μm by 10μm)。然而，在其他实施例，应力调和岛(stress-alleviation island)208可设置于LED 206内。应力调和岛将应力调和区称做“应力调和岛”以更清楚的说明其位于LED 206内。应力调和岛208可以是任何形状及尺寸，可形成于LED 206内以调和LED 206内部的残留应力(residual stress)，并避免切割工艺(dicing process)中应力损害的问题。芯片上的所有应力调和区202及应力调和岛208可以是一致(uniform)的，或于LED中改变以更有效的抵销于外延成长及切割工艺中的应力(比较LED204及LED 206)。

请参考图3A至图3D，显示一实施例的工艺的剖面图。图3A显示工件300包括基底302。应力调和层304设置于基底302的表面上。基底302包含硅或其他材料。基底302可以是掺杂的或未掺杂的，及N型或P型芯片。再者，基底302可以是其顶层包含硅的芯片。基底302可包含其他导电层或其他半导体元件，例如晶体管、二极管等。化合物半导体(compoundsemiconductor)，例如GaAs、InP、Si/Ge或SiC可代替硅。于图3A至图3D的实施例的基底302为N型硅。

应力调和层304可毯覆性的或非毯覆性的沉积于基底302上。在显示的实施例中，应力调和层304为SiO2，且是以化学气相沉积法毯覆性的沉积于基底302上。

图3B显示在将于LED结构区307中的应力调和层304除去，保留基底302上的应力调和区308的条(stripe)、岛(island)或其他形状，或岛结构(未显示)后的工件300的剖面图。可进行光刻(photolithography)工艺(未显示)，再进行蚀刻工艺(未显示)以于应力调和层304中形成开口。在光刻工艺中，光致抗蚀剂沉积且均匀地涂布于芯片表面上，在此实施例中，在应力调和层304上。接着将光致抗蚀剂选择性的以穿过图案化的掩模(未显示)的光源处理，以使光致抗蚀剂的某部分暴露于光能，而其他部分则否。依据所使用的光致抗蚀剂材料种类，光致抗蚀剂被曝光的部分不是被强化就是被弱化，因此较弱的部分可以溶剂(未显示)或于一反应器(未显示)中除去，且不影响芯片及已形成于其上的任何结构。然而，保留的光致抗蚀剂能避免被覆盖的基底表面当于后续工艺使用蚀刻剂(未显示)时被蚀刻。当预期的芯片蚀刻步骤完成后，可利用适合的溶剂除去保留的光致抗蚀剂，或在一反应器中灰化保留的光致抗蚀剂。

或者，可利用例如电子束光刻(electron beam lithography，EBL)技术直接图案化应力调和层304。更或者，当应力调和层304由光感(photosensitive)绝缘或介电材料所构成时，不需使用光致抗蚀剂。更清楚的说，光感绝缘材料利用具有透光区及不透光区的光刻掩模(lithography mask)直接图案化，接着适当地除去预期的开口区域的材料层。

图3B显示形成自应力调和层304的应力调和区308，以及LED结构区307。开口区306具有底表面310，底表面310包含基底302的上表面。在此实施例中，底表面310包含硅(Si)。开口区306的侧壁325可包含应力调和区308。开口区306是于后续工艺形成LED结构于其中的区域。

图3C显示于形成LED结构后的工件300。工件300包含形成于LED结构区307中的应力调和区308及LED结构312。LED结构区307相同于图3B的开口区306。LED结构312可包含例如图1所描述的层膜，或类似的结构。

使用硅作为基底302或基底302的上表面310的优点是缓冲层，例如图1的缓冲层106，可外延形成于硅表面中。应力调和区308及应力调和岛(未显示)可减少LED结构312于外延成长过程中其内部的结晶缺陷(crystaldefect)、破裂(crack)及残留应力(residual stress)。

请参考图3D，其显示分离(separated)的LED。图3显示分离工件300的结果剖面图。工件300是以切割工艺(dicing process)314分开。切割工艺314可包括机械切割法、激光法、蚀刻法，或其他用以将LED裸片分割成分离的LED 316的适合工艺。通过应力调和区308进行切割(dicing)能够减轻部分切割工艺的损坏应力作用。注意图3D中应力调和区308的区域可留在分离的LED 316上。

图4A显示另一实施例。图4A显示工件400，其中应力调和层，例如图3B中的应力调和层304，是在基底402上方形成LED结构412后除去(参见区域A)。应力调和层可利用反应离子蚀刻(reactive ion etch，RIE)、Boshe蚀刻或类似的方法除去。图4B显示工件400在切割工艺414后被分割成分离的LED 416。在此实施例的除去步骤中，每个可能形成于LED中的应力调和岛可被除去或不被除去。

图5A及图5B分别显示具有厚层应力调和岛516分布于LED 500内的LED的剖面图及俯视图。图5A显示LED 500的剖面图。应力调和区508在切割工艺在分割LED 500过程中所分割的区域。应力调和岛516可设置于基底502上且整合至LED 500中的应力调和岛的例子。应力调和岛516可由应力调和层，例如图3B中的应力调和层304所构成。LED 500的其他层膜可相似于前述的图1中的层膜。例如，基底502可包括硅。应力调和区508及应力调和岛516可包含二氧化硅(SiO2)、氮化硅(SiN)、III族氮化物(III-Nitride)或其组合。缓冲层506可直接设置于基底502上。第一接触外延层504设置于缓冲层506上。有源层510设置于第一接触外延层504上。有源层510可包括MQW。第二接触外延层512设置于有源层510上。顶部接触层514设置于第二接触外延层512的顶部及应力调和岛516的顶部上。

图5B显示分离的LED 500的俯视图，可看见接触层514及应力调和区508。透过顶部接触层514可看见应力调和岛516(虚线区域)。注意应力调和岛516并未跨越LED 500，因此LED 500维持其功能性。虽然在此并未说明，在实施例的范围中，应力调和岛516可以是任何尺寸及任何形状，例如正方形、长方形、椭圆形(oval)、圆形(round)或类似的形状。再者，可改变应力调和岛516的数量。

图6A及图6B分别显示具有薄层应力调和岛616分布于LED 600内的LED 600的剖面图及俯视图。图5A显示LED 600具有相似于图5A中的层膜。例如，基底602可包括硅。应力调和区608及应力调和岛616可包含二氧化硅(SiO2)、氮化硅(SiN)、III族氮化物(III-Nitride)或其组合。缓冲层606可直接设置于基底602上。第一接触外延层604设置于缓冲层606上。有源层610设置于第一接触外延层604上。有源层610可包括MQW。第二接触外延层612设置于有源层610上。顶部接触层614设置于第二接触外延层612的顶部上。

薄层应力调和岛616的薄于图5A中的应力调和岛516。应力调和岛616可与缓冲层606一样厚，且不是如图5A及图5B中所示的延伸穿过包括顶部接触层514的所有层膜。再者，薄层应力调和岛616可高于缓冲层606。可利用外延侧向成长法(expitaxial laterial overgrowth，ELOG)形成异质外延(heteroepitaxial)LED结构。

虽然在此并未说明，在实施例的范围中，薄层应力调和岛616可以是任何尺寸及任何形状，例如正方形、长方形、椭圆形(oval)、圆形(round)或类似的形状。再者，可改变薄层应力调和岛616的数量。请参考图6B，LED的俯视图仅显示顶部接触层614，其中薄层应力调和岛616被位于其上方的层膜所遮掩。

图7显示另一实施例的剖面图，其包括于分割步骤前的非选择性(non-selective)外延LED结构。在图7所示的实施例中，是使用非选择性外延(non-selective epitaxy)。由于非选择性外延形成于单结晶结构及非结晶结构上，因此，外延层可形成于应力调和层704及基底702上。因此，LED结构701形成于基底702上方。然而，非功能性外延层(non-functioning epitaxiallayers)720形成于应力调和层704上方。在进行非选择性外延成长步骤前，可先进行前驱物涂布步骤716以晶种(seed)的后外延层的外延成长，或利用非选择性应力调和层704进行非选择性外延成长步骤。切割步骤718在设置于应力调和层704上方的非功能性外延层720进行切割予以完成。分离的LED于LED结构701中具有功能性的。在进行接下来的工艺前，可对所形成的LED进行或不进行平坦化步骤。

在此不再对对应于图1的其它层膜做说明。例如，基底702可包括硅。应力调和层704可包含二氧化硅(SiO2)、氮化硅(SiN)、III族氮化物(III-Nitride)或其组合。缓冲层706可直接设置于基底702上。第一接触外延层708设置于缓冲层706上。有源层710设置于第一接触外延层708上。有源层710可包括MQW。第二接触外延层712设置于有源层710上。顶部接触层714设置于第二接触外延层712的顶部上。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (12)

1.一种半导体结构，包括：

一基底；

一应力调和层，位于该基底上方；

相邻的多个开口区及多个应力调和区，位于该基底上方；以及

多个外延层，位于该基底上方，至少位于所述开口区内，于其中形成LED结构，其中所述多个应力调和区的一部分形成至少一个应力调和岛，且其中所述LED结构中的至少一个包括至少一个应力调和岛。

2.如权利要求1所述的半导体结构，其中所述多个外延层包含至少一选择性外延层。

3.如权利要求1所述的半导体结构，其中所述多个外延层包含至少一非选择性外延层。

4.如权利要求1所述的半导体结构，其中该应力调和层介于该基底及一外延层之间。

5.如权利要求1所述的半导体结构，其中该应力调和层位于两层外延层之间。

6.如权利要求1所述的半导体结构，还包括一反射层，加至所述LED结构。

7.一种半导体结构，包括：

一基底；

多个应力调和区；以及

多个LED结构，形成于该基底上方，其中每个LED结构邻接至少一应力调和区，其中所述多个LED结构的一部分包括一应力调和岛，其中该应力调和岛是由位于一LED结构中的一应力调和区所构成。

8.如权利要求7所述的半导体结构，其中所述多个应力调和区的一第一部分包括一位于该基底上方的应力调和层，所述多个应力调和区的一第二部分包括该基底的开口区域。

9.如权利要求7所述的半导体结构，其中所述多个LED结构邻接所述多个应力调和区。

10.一种发光二极管，包括：

一基底；

多个应力调和区；

一LED结构，包括：

一缓冲层，设置于该基底上方；

一量子阱层；以及

一上接触层，其中一第一接触外延层介于该缓冲层及该量子阱层之间，且其中一第二接触外延层介于该量子阱层及该上接触层之间，且其中所述多个应力调和区中的至少一个邻接该LED结构，其中所述多个应力调和区中的至少一个位于该发光二极管结构内，形成一应力调和岛。

11.如权利要求10所述的发光二极管，其中所述多个应力调和区设置于该基底及一外延层之间。

12.如权利要求10所述的发光二极管，其中所述多个应力调和区设置于两层外延层之间。

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