CN101577290A - 顶部带有硬质掩膜层的多晶硅栅极结构及制备方法 - Google Patents

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Abstract

本发明公开了一种顶部带有硬质掩膜层的多晶硅栅极结构,其顶部的尺寸小于多晶硅栅极底部的尺寸。本发明还公开了一种制备顶部带有硬质掩膜层的多晶硅栅极结构的方法,包括以下步骤:1.获得顶部为直角的垂直多晶硅栅极,并保留栅极上面的硬质掩膜层;2.用具备流动性的填充材料回填晶圆,并将晶圆覆盖;3.回刻填充材料,使得多晶硅顶角区域暴露出来;4.采用等离子刻蚀工艺对多晶硅栅极顶部进行刻蚀,使得多晶硅栅极顶部的尺寸小于多晶硅栅极底部的尺寸;5.去除残余的填充材料。利用本发明方法制备的多晶硅栅极,其缩小的栅极顶部有助于增加栅极顶部到接触孔之间介质层厚度,增加击穿电压,提高成品率。

Description

顶部带有硬质掩膜层的多晶硅栅极结构及制备方法
技术领域
本发明涉及集成电路制造工艺领域,特别涉及一种顶部带有硬质掩膜层的多晶硅栅极结构,以及该顶部带有硬质掩膜层的多晶硅栅极结构的制备方法。
背景技术
现有的普通多晶硅栅极都是希望获得垂直的结构,多晶硅栅极的上下部尺寸是相同的,多晶硅栅极顶角呈现为垂直的尖角。但在某些采用自对准接触孔的电路中,多晶硅栅极顶部外侧的介质膜会受到其后的层间材料淀积工艺和等离子刻蚀工艺的轰击和侧向侵蚀作用,从而多晶硅栅极顶部到自对准接触孔之间的介质膜厚度会被削减。这使得多晶硅栅极顶部成为击穿电压性能最脆弱的地方。
在某些特定情况下,希望多晶硅栅极在顶部尺寸略小。如在一些采用自对准接触孔的存储器结构中,缩小的栅极顶部有助于增加栅极顶部到接触孔之间介质层厚度,从而提高接触孔的击穿电压性能。
发明内容
本发明所要解决的技术问题是提供一种多晶硅栅极,其顶部的击穿电压性能较高,为此,本发明还提供一种制备这种多晶硅栅极的方法。
为解决上述技术问题,本发明顶部带有硬质掩膜层的多晶硅栅极结构的技术方案是,所述的多晶硅栅极顶部的尺寸小于多晶硅栅极底部的尺寸。
为此,本发明的顶部带有硬质掩膜层的多晶硅栅极结构制备方法,包括以下步骤:
第一步,获得顶部为直角的垂直多晶硅栅极,并保留栅极上面的硬质掩膜层;
第二步,用具备流动性的填充材料回填晶圆,并将晶圆覆盖;
第三步,回刻填充材料,使得多晶硅顶角区域暴露出来;
第四步,采用等离子刻蚀工艺对多晶硅栅极顶部进行刻蚀,使得多晶硅栅极顶部的尺寸小于多晶硅栅极底部的尺寸;
第五步,去除残余的填充材料。
本发明通过在形成传统的多晶硅栅极之后对多晶硅栅极顶部进行刻蚀,使多晶硅栅极顶部的尺寸小于多晶硅栅极底部的尺寸,增加多晶硅栅极顶部到自对准接触孔之间的介质膜厚度,使得多晶硅栅极顶部不容易被击穿。
附图说明
下面结合附图和实施例对本发明作进一步详细的说明:
图1至图5为本发明方法工艺过程中对应的结构示意图;
图6为本发明流程示意图;
图7为本发明的多晶硅栅极在栅极侧面氧化和侧墙工艺后结构示意图。
图中附图标记1为多晶硅栅极,2为掩膜层,3为多晶硅栅极顶部,4为填充材料,5为回刻之后的填充材料,6为尺寸缩小的多晶硅栅极顶部,8为侧墙薄膜层。
具体实施方式
如图6所示,本发明实施例包括以下几个步骤:
首先,利用传统的光刻和刻蚀工艺获得垂直的多晶硅栅极结构,同时保留多晶硅栅极上面的硬质掩膜层。如图1所示,在此多晶硅栅极刻蚀工艺中,通过平衡等离子刻蚀的化学侧向侵蚀作用和侧面聚合物的堆积作用,可以获得垂直的多晶硅线条,多晶硅栅极顶部3处的尺寸与多晶硅栅极下方的尺寸相同。保留的硬质掩膜层在其后对多晶硅栅极顶部进行二次处理时,可以保护栅极多晶硅的上表面不受损伤。该硬质掩膜层可以是Si3N4
其次,如图2所示,用具备流动性的填充材料回填晶圆,并将晶圆覆盖。填充材料可以是各种类型和型号的光刻胶,或者是各种类型和型号的有机抗反射涂层材料。因为填充材料具备流动性,可以通过涂敷的方式填充到晶园表面,将多晶硅栅极结构和多晶硅栅极结构之间的空间填满,并且在多晶硅栅极顶部的硬质掩膜层上方达到一定厚度。光刻胶在多晶硅栅极硬质掩膜层上方的厚度可在100至10000埃之间。例如,可以利用I线的光刻胶,借助于涂敷设备,可以将晶园表面完全覆盖起来,并在多晶硅栅极顶部的硬质掩膜层上方的厚度到达500埃左右。
再次,如图3所示,利用等离子刻蚀或者等离子灰化工艺回刻填充材料到一定厚度。通过将栅极之间空间内的填充材料去除一定的厚度,使栅极多晶硅顶部的顶角区域暴露出一定的高度,使多晶硅栅极顶部暴露出来的高度大约在多晶硅栅极高度的四分之一到五分之一之间。此过程中,多晶硅栅极掩膜层上方的填充材料可能也同时被去除。
在回刻填充材料时,若采用等离子灰化的方法回刻填充材料,借助于微波等离子灰化设备,微波功率为400至1400兆瓦,射频功率为0至200瓦,气体压力为600至2400毫托,氧气流量O2为1500至4000sccm,氮气N2流量为0至400sccm。
若利用等离子刻蚀的方法回刻填充材料,借助于普通的多晶硅刻蚀设备,源射频功率为200至1200瓦,偏转功率为0至500瓦,气体压力为50至100毫托,氧气O2流量为50至300sccm,氮气N2流量为0至100sccm。
回刻的过程可以完全利用时间方式控制,也可以借助于刻蚀终止点控制方法。当硬质掩膜层2上方的填充材料4接近刻蚀结束时,利用光学发射谱等技术手段检测到刻蚀终止点。在检测到刻蚀终点后,再增加一段时间的刻蚀过程,调节栅极之间的填充材料厚度,使栅极顶部暴露出来的深度大约在多晶硅栅极高度的四分之一至五分之一之间。
第四步,如图4所示,在顶部带有硬质掩膜层的多晶硅栅极顶部暴露出来后,利用等离子刻蚀工艺对多晶硅栅极顶部进行刻蚀处理。在此过程中,多晶硅栅极之间的残余填充材料会保护多晶硅栅极顶部以下的部分,保护多晶硅栅极之间的下方结构。在此对多晶硅栅极顶部进行刻蚀的过程中,主要是对多晶硅进行侧向侵蚀,使多晶硅顶部尺寸缩小,此时的刻蚀使多晶硅顶部尺寸缩小5%至30%,即多晶硅顶部尺寸缩小为底部尺寸的70%至95%之间。在该刻蚀过程中,顶层的硬质掩膜薄膜损失相对较小。
利用等离子缩减多晶硅栅极顶部尺寸时,借助于普通的多晶硅刻蚀设备,源射频功率为400至1200瓦,偏转功率为0至200瓦,气体压力为20至100毫托,氯气Cl2流量为0至200sccm,溴化氢HBr流量为0至300sccm,四氟化碳CF4流量为0至100sccm,六氟化硫SF6流量为0至100sccm,氧气O2流量为0至30sccm。作为优选的工艺条件为:源射频功率为600至1000瓦,偏转功率为0至80瓦,气体压力为30至70毫托,氯气Cl2流量为20至150sccm,溴化氢HBr流量为0至200sccm,四氟化碳CF4流量为0至80sccm,六氟化硫SF6流量为0至50sccm,氧气O2流量为1至20sccm。此刻蚀多晶硅栅极顶部的过程需要利用时间方式控制。
上述的第三步和第四步可以分别借助于相同或者不同的设备,也可以在同一设备上完成。
最后,如图5所示,去除残余的填充材料,即获得顶部尺寸缩小的多晶硅栅极结构。
根据上述的顶部带有硬质掩膜层的多晶硅栅极结构制备方法得到的顶部带有硬质掩膜层的多晶硅栅极结构如图5所示,,其顶部四分之一至五分之一出的的尺寸小于多晶硅栅极底部的尺寸,并且该多晶硅栅极顶部尺寸在约在多晶硅栅极底部尺寸的70%至95%之间。
如图6所示,在此后的栅极侧面氧化和侧墙工艺后,在尺寸缩小的栅极顶部部分将获得更厚的侧墙薄膜层8,使栅极顶部到自对准接触孔之间的有效介质距离增加,从而增强自对准接触孔的击穿电压性能。
本发明顶部带有硬质掩膜层的多晶硅栅极结构制备方法可以得到本发明的顶部带有硬质掩膜层的多晶硅栅极结构,该顶部带有硬质掩膜层的多晶硅栅极的顶部的尺寸小于底部尺寸,缩小的栅极顶部有助于增加栅极顶部到接触孔之间介质层厚度,从而提高接触孔的击穿电压性能,提高生产的成品率。

Claims (8)

1.一种顶部带有硬质掩膜层的多晶硅栅极结构,其特征在于,所述的多晶硅栅极顶部的尺寸小于多晶硅栅极底部的尺寸。
2.根据权利要求1所述的顶部带有硬质掩膜层的多晶硅栅极结构,其特征在于,多晶硅栅极顶部尺寸在多晶硅栅极底部尺寸的70%至95%之间。
3.一种制备权利要求1所述的顶部带有硬质掩膜层的多晶硅栅极结构的方法,其特征在于,包括以下步骤:
第一步,获得顶部为直角的垂直多晶硅栅极,并保留栅极上面的硬质掩膜层;
第二步,用具备流动性的填充材料回填晶圆,并将晶圆覆盖;
第三步,回刻填充材料,使得多晶硅顶角区域暴露出来;
第四步,采用等离子刻蚀工艺对多晶硅栅极顶部进行刻蚀,使得多晶硅栅极顶部的尺寸小于多晶硅栅极底部的尺寸;
第五步,去除残余的填充材料。
4.根据权利要求3所述的顶部带有硬质掩膜层的多晶硅栅极结构制备方法,其特征在于,第二步中所用具备流动性的填充材料为光刻胶或者有机抗反射涂层材料。
5.根据权利要求3所述的顶部带有硬质掩膜层的多晶硅栅极结构制备方法,其特征在于,第三步中使得露出来多晶硅顶角区域高度占整个多晶硅高度的四分之一至五分之一。
6.根据权利要求3所述的顶部带有硬质掩膜层的多晶硅栅极结构制备方法,其特征在于,第三步中采用等离子刻蚀工艺或者等离子灰化工艺回刻填充材料。
7.根据权利要求3所述的顶部带有硬质掩膜层的多晶硅栅极结构制备方法,其特征在于,第三步中回刻填充材料并使得多晶硅顶角区域暴露出来的同时还使得栅极上方的填充材料也被去除。
8.根据权利要求3所述的顶部带有硬质掩膜层的多晶硅栅极结构制备方法,其特征在于,第四步中的刻蚀工艺使得多晶硅栅极顶部的尺寸在多晶硅栅极底部的尺寸的70%至95%之间。
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1218956A (en) * 1986-01-28 1987-03-10 Thomas Abraham Process for plasma etching polysilicon to produce rounded profile islands
KR0164079B1 (ko) * 1995-06-30 1998-12-01 김주용 반도체 소자 및 그 제조방법
US6284598B1 (en) * 1999-01-12 2001-09-04 Agere Systems Guardian Corp. Method of manufacturing a flash memory cell having inter-poly-dielectric isolation
US7319236B2 (en) * 2004-05-21 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078330A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法

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