CN101577229A - 半导体元件及其制作方法 - Google Patents

Abstract

一种半导体元件的制造方法，此方法是在基底上先形成栅极结构。接着，进行第一掺杂及第一应变原子注入工艺。之后，形成栅极结构侧壁的间隙壁。然后，进行第二掺杂及第二应变原子注入工艺。其后，进行固态外延的回火工艺，以形成半导体化合物固相外延层结构的源极与漏极区。

Description

半导体元件及其制作方法

技术领域

本发明是有关于一种集成电路结构及其制造方法，且特别是有关于一种半导体元件及其制造方法。

背景技术

在集成电路元件中，常通过缩小元件尺寸来达到高速操作和低耗电量的目的。然而，在元件集成度不断提升的情况下，使得目前元件尺寸极小化程度已接近极限，需发展其它缩小元件尺寸的方法，来达成高速操作和低耗电量的目的。所以，如何增加元件的驱动电流及避免缺陷结构(defect)的形成，一直是长久以来被研究的议题。

已知技术是在晶体管的沟道区利用应变(strain)控制的方式，来克服元件缩小化的极限。应变控制的方法是使用相同晶体结构(crystal structure)但不同晶格常数(lattice constant)的材料，以达到应变的作用。若晶体管为N型晶体管，则注入的应变原子为碳原子，形成碳化硅的外延结构。因为碳原子的晶格常数较硅原子来得小，将碳化硅置于(embedded)源极与漏极区，可以于沟道中产生拉伸张力(tensile stress)而达到增加电子迁移率(mobility)，从而提高元件驱动电流的目的。若晶体管为P型晶体管，则注入的应变原子为锗原子，于源极与漏极区形成硅化锗的外延结构，可以于沟道中产生压缩张力(compression stress)而达到增加空穴的迁移率。

目前的有一作法是，用蚀刻工艺移除基底中预定形成源极与漏极区的区域，以形成沟槽(trench)，再于沟槽中沉积外延材料层。然而，因为应变原子在硅晶体中的固体溶解度非常低，所形成的半导体化合物固相外延层浓度很低，而且此作法有超过一半的应变原子位在晶体的空隙位置上(interstitialsite)，而非期望的取代位置(substitutional site)。

目前IBM提出一种固相外延工艺(solid-phase epitaxy，简称SPE)作法。以N型晶体管为例，此作法是先将高浓度的碳原子注入源极与漏极区，再利用固相外延回火工艺在源极与漏极区形成碳化硅。IBM指出，此方法不但较多的碳原子在取代位置上，而且碳原子注入所需的回火过程，可在后续使用固相外延工艺长成碳化硅中一并完成，而免去一道回火步骤。

在晶体管的沟道区利用应变控制的方式，与应变原子的表面浓度有关。一般而言，愈高浓度的应变原子留在栅极结构两侧的基底表面上，会造成愈强的应变(拉伸张力或压缩张力)，进而提高驱动电流。然而，IBM一次注入高浓度碳原子的作法，虽然在源极与漏极区表面得到所需的碳化硅固相外延层的浓度，但非常容易在源极与漏极区表面造成缺陷结构(defect)，引发漏电问题(leakage)。

发明内容

本发明提供一种半导体元件的制造方法，以两次或多次注入应变原子的作法，不但能够达到所需的应变原子表面浓度，同时可避免在源极与漏极区表面造成缺陷结构以及其衍生的问题。

本发明又提供一种半导体元件，在晶体管的沟道区利用应变控制的方式，可以提高其驱动电流，同时提升元件的可靠度与效能。

本发明提供一种半导体元件的制造方法，包括在基底上形成栅极结构，以及进行固相外延工艺，在栅极结构两侧形成半导体化合物固相外延层。固相外延工艺包括进行能量不同的第一应变原子注入工艺与第二应变原子注入工艺，以在栅极结构两侧的基底中分别形成应变区，以及进行固相外延回火工艺，使应变区外延形成半导体化合物固相外延层。

依照本发明的实施例所述，上述第一应变原子注入工艺与第二应变原子注入工艺所注入的应变原子是碳原子，半导体化合物固相外延层为碳化硅固相外延层。

依照本发明的实施例所述，上述的固相外延回火工艺是在温度为摄氏400度至900度的氮气中进行1至2小时的回火工艺。

依照本发明的实施例所述，上述第一应变原子注入工艺与第二应变原子注入工艺所注入的应变原子是锗原子，半导体化合物固相外延层为硅化锗固相外延层。

依照本发明的实施例所述，上述的半导体元件的制造方法，在形成栅极结构之后，在进行固相外延回火工艺之前，更依序包括进行第一阶段工艺，其包括进行第一掺杂注入工艺，以在栅极结构两侧的基底中分别形成源极与漏极延伸掺杂区。然后，在栅极结构的侧壁形成一间隙壁。接着，进行第二阶段工艺，其包括进行第二掺杂注入工艺，以在栅极结构以及间隙壁两侧的基底中分别形成源极与漏极接触掺杂区。

依照本发明的实施例所述，上述的第一应变原子注入工艺以及第二应变原子注入工艺均是在第一阶段工艺施行的。

依照本发明的实施例所述，上述的第一应变原子注入工艺是在第一阶段工艺施行的，第二应变原子注入工艺是在第二阶段工艺施行的。

依照本发明的实施例所述，上述的第一应变原子注入工艺以及第二应变原子注入工艺均是在第二阶段工艺施行的。

依照本发明的实施例所述，上述的半导体元件的制造方法，其中在进行第一阶段工艺或第二阶段工艺时，还包括进行一前置非晶形化注入工艺。

依照本发明的实施例所述，上述的半导体元件的制造方法，其中在形成栅极结构之后，在进行该固相外延回火工艺之前，更依序包括在栅极结构的侧壁形成间隙壁。然后，进行第二阶段工艺，其包括进行第二掺杂注入工艺，以在栅极结构以及间隙壁两侧的基底中分别形成源极与漏极接触掺杂区。接着，移除间隙壁。之后，进行第一阶段工艺，其包括进行第一掺杂注入工艺，以在栅极结构两侧的基底中分别形成源极与漏极延伸掺杂区。

依照本发明的实施例所述，上述的第一应变原子注入工艺以及第二应变原子注入工艺均是在第二阶段工艺施行的。

依照本发明的实施例所述，上述的第一应变原子注入工艺是在第一阶段工艺施行的，第二应变原子注入工艺是在第二阶段工艺施行的。

依照本发明的实施例所述，上述的第一应变原子注入工艺与第二应变原子注入工艺均是在第一阶段工艺施行的。

依照本发明的实施例所述，上述的半导体元件的制造方法，其中在进行第一阶段工艺或第二阶段工艺时，还包括进行一前置非晶形化注入注入工艺。

依照本发明的实施例所述，上述的半导体元件的制造方法，其中进行第一应变原子注入工艺的剂量与进行第二应变原子注入工艺的剂量不同。

依照本发明的实施例所述，上述的半导体元件的制造方法，其中进行第一应变原子注入工艺的剂量与进行第二应变原子注入工艺的剂量相同。

依照本发明的实施例所述，上述的半导体元件的制造方法，还包括在进行该固相外延回火工艺之前，进行至少一第三应变原子注入工艺，其能量介于第一应变原子注入工艺与第二应变原子注入工艺的能量之间。

本发明又提供一种半导体元件，其包括基底、栅极结构、二第一半导体化合物固相外延层、与二第二半导体化合物固相外延层。二第一半导体化合物固相外延层，分别位于栅极结构两侧的基底中。二第二半导体化合物固相外延层，分别位于基底中的各第一半导体化合物固相外延层下方，且第二半导体化合物固相外延层中的应变原子浓度低于第一半导体化合物固相外延层中的应变原子浓度。

依照本发明的实施例所述，上述的半导体元件，其中二源极与漏极延伸掺杂区，分别位于第一半导体化合物固相外延层中。

依照本发明的实施例所述，上述的半导体元件，其中二源极与漏极接触掺杂区，分别位于第二半导体化合物固相外延层中。

依照本发明的实施例所述，上述的半导体元件，其中第一半导体化合物固相外延层与第二半导体化合物固相外延层为碳化硅固相外延层，且应变原子为碳原子。

依照本发明的实施例所述，上述的半导体元件，其中第一半导体化合物固相外延层与第二半导体化合物固相外延层为硅化锗固相外延层，且应变原子为锗原子。

本发明采用两次或多次注入应变原子的作法，可形成较为均一性的半导体化合物固相外延层，不但可以维持源极与漏极区的张力(高拉伸张力或压缩张力)，而且表面缺陷结构也大为减少。同时，所注入应变原子的能量、剂量、与顺序可以依工艺所需来加以调整，为一具高度弹性与竞争性的发明。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图示，作详细说明如下。

附图说明

图1A至图1G为依据本发明第一实施例所绘示的半导体元件的制作流程剖面图。

图1为本发明第一实施例的流程图。

图2A至图2I为依据本发明第十一实施例所绘示的半导体元件的制作流程剖面图。

图2分别为本发明第十一实施例的流程图。

【主要元件符号说明】

110、1110：基底

120、1120：栅极结构

120a、1120a：栅介电层

120b、1120b：栅极

130、1130：补偿间隙壁

140、1170：源极与漏极延伸掺杂区

150、1180：源极与漏极延伸掺杂应变区

160、1190：间隙壁

170、1150：源极与漏极接触掺杂区

180、1160：源极与漏极接触掺杂应变区

182、182a、182b、1182、1182a、1182b：半导体化合物固相外延层

1140：一次性间隙壁

S100～S2000：步骤

具体实施方式

本发明是利用一固相外延工艺(solid-phase epitaxy，简称SPE)来形成具有应变(拉伸张力或压缩张力)的半导体化合物固相外延层，以达到应变控制的目的，其包括进行能量不同的第一应变原子注入工艺与第二应变原子注入工艺，以在栅极结构两侧的基底中形成应变区，之后再进行固相外延回火工艺，使应变区中的应变原子外延成长为半导体化合物固相外延层。

图1为依据本发明第一实施例所绘示的半导体元件的制作流程图。图1A至图1G为依据本发明第一实施例所绘示的半导体元件的制作流程剖面图。

首先，请参照图1与1A，进行步骤S120，在基底110上形成栅极结构120。此基底110例如是整体硅(bulkSi)基底或者是绝缘层上半导体(SOI)基底。而绝缘层上半导体的基底例如是由下往上堆叠的基板、绝缘层与半导体层所组成。栅极结构120的形成方法是在基底110上依序形成一介电层(未绘示)与一导体层(未绘示)。然后，进行图案化，以定义导体层与介电层，而形成栅极120b与栅介电层120a。栅极120b的材料例如是多晶硅、金属或多晶硅化金属。栅介电层120a的材料例如是氧化硅、氮化硅或氮氧化硅，还可例如是高介电常数的介电层材料，例如氧化铝(Al₂O₃)、氧化钇(Y₂O₃)、锆氧化硅(ZrSi_xO_y)、铪氧化硅(HfSi_xO_y)、三氧化二镧(La₂O₃)、二氧化锆(ZrO₂)、二氧化铪(HfO₂)、五氧化二钽(Ta₂O₅)、氧化镨(Pr₂O₃)或二氧化钛(TiO₂)等等。

然后，在栅极结构120的侧壁可选择性形成补偿间隙壁(Offset spacer)130。补偿间隙壁130的材料例如为氧化硅或其他合适的材料，其形成方式例如是热氧化法。

之后，请参照图1、1B与1C，进行第一阶段工艺S100，其包括进行第一掺杂注入工艺S132及第一应变原子注入工艺S142。

在此实施例中，于第一阶段工艺S100中，如图1B所示，先进行第一掺杂注入工艺S132，于栅极结构120两侧的基底110中形成源极与漏极延伸掺杂区(doped source and drain extension region)140。当制作N型晶体管时，第一掺杂注入工艺S 132所使用的离子例如是磷或砷等N型杂质。当制作P型晶体管时，第一掺杂注入工艺S132所使用的离子例如是硼或氟化硼等P型杂质。

接下来，请参照图1与1C，在第一阶段工艺S100中，完成第一掺杂注入工艺S132后，继续进行第一应变原子注入工艺S142，于栅极结构120两侧的基底110中形成源极与漏极延伸掺杂应变区(doped strained source anddrain extension region)150。当制作N型晶体管时，则第一应变原子注入工艺S 142所注入的应变原子例如是碳原子。当制作P型晶体管时，则第一应变原子注入工艺S142所注入的应变原子例如是锗原子。

在本发明中，第一阶段工艺S100可以包括与第一掺杂注入工艺S132使用相同光掩模(mask)的所有工艺，除了第一掺杂注入工艺S132及第一应变原子注入工艺S142外，其可以再包括前置非晶化注入(pre-amorphizationimplant，简称PAI)工艺以及共同注入(co-implantation)工艺(未绘示)。前置非晶化注入工艺所注入的原子例如是锗原子。另外，共同注入工艺所注入的原子例如是低剂量的碳原子，用以定义接面轮廓(junction profile)。随后，请参照图1与1D，进行步骤S130，在补偿间隙壁130的侧壁形成间隙壁160。间隙壁160的材料例如为氮氧化硅、氧化硅或其他合适的材料。形成方式例如是以化学气相沉积法在基底110上先形成一层间隙壁材料(未绘示)，再以各向异性蚀刻移除部分间隙壁材料。间隙壁160可有单层或多层等不同结构，在图示中仅以单层来表示的。

随后，请参照图1、1E与1F，进行第二阶段工艺S200，其包括进行第二掺杂注入工艺S162及第二应变原子注入工艺S172。

在此实施例中，于第二阶段工艺S200中，如图1E所示，先进行第二掺杂注入工艺S162，于间隙壁160两侧的基底110中形成源极与漏极接触掺杂区(doped source and drain contact region)170。当制作N型晶体管时，所使用的离子例如是磷或砷等N型杂质。当制作P型晶体管时，所使用的离子例如是硼或氟化硼离子等P型杂质。

接着，请参照图1与1F，在第二阶段工艺S200中，完成第二掺杂注入工艺S162后，继续进行第二应变原子注入工艺S172，于间隙壁160两侧的基底110中形成源极与漏极接触掺杂应变区(doped strained source and draincontact region)180。当制作N型晶体管时，则第二应变原子注入工艺S172所注入的应变原子例如是碳原子。当制作P型晶体管时，则第二应变原子注入工艺S172所注入的应变原子例如是锗原子。

在本发明中，第二阶段工艺S200可以包括与第二掺杂注入工艺S162使用相同光掩模的所有工艺，除了第二掺杂注入工艺S162及第二应变原子注入工艺S172外，其可以再包括前置非晶化注入工艺以及共同注入工艺(未绘示)。前置非晶化注入工艺所注入的原子例如是锗原子。另外，共同注入工艺所注入的原子例如是低剂量的碳原子，用以定义接面轮廓。然后，请参照图1与1G，进行步骤S182，进行一固相外延回火工艺，使源极与漏极延伸掺杂应变区150与源极与漏极接触掺杂应变区180的应变原子与基底的硅原子反应形成半导体化合物固相外延层182，以作为源极与漏极区(source anddrain regions)。

当制作N型晶体管时，形成的半导体化合物固相外延层例如是造成拉伸张力的碳化硅。当制作P型晶体管时，形成的半导体化合物固相外延层例如是造成压缩张力的硅化锗。其中，固相外延回火工艺S182的温度与时间与一般传统的离子注入回火工艺不同，其温度较低但时间较长，不但可以将注入的第一与第二应变原子与基底的硅原子反应成半导体化合物固相外延层182，同时可将第一与第二掺杂的离子活化扩散成源极与漏极区。

接着，请继续参照图1G，本实施例经由两次的应变原子注入工艺S142以及S172，可以通过注入能量与剂量的控制，使得所形成的半导体化合物固相外延层182依应变原子浓度分布分为两个区域，其包括靠近源极与漏极区182表面区域的应变原子浓度较高的半导体化合物固相外延层182a与远离源极与漏极区182表面区域的应变原子浓度较低的半导体化合物固相外延层182b。半导体化合物固相外延层182a与182b的界面如虚线所示。图1G中的虚线乃用以示意，并不用以限定本发明，虚线的位置并不一定要在源极与漏极延伸区与源极与漏极接触区交界的水平面上，可以依注入不同能量与剂量的应变原子的高斯分布来加以调整。

上述的第一应变原子注入工艺S142的能量与第二应变原子注入工艺S172的能量是不同的，然而，第一应变原子注入工艺S142的剂量可以小于、等于、或大于第二应变原子注入工艺S172的剂量。

在一实施例中，所注入的应变原子为碳原子，第一应变原子注入工艺S142的能量约1～2KeV，剂量(dosage)约3×10¹⁴～1×10¹⁵atom/cm²。第二应变原子注入工艺S172的能量约6～8KeV，剂量约5×10¹⁴～3×10¹⁵atom/cm²。第一及第二应变原子注入工艺S142以及S172的注入角度例如是介于0°至30°之间。固相外延工艺是在温度约400～900摄氏温度的氮气氛中，进行约1～2小时。

再者，第一阶段工艺S100中的第一应变原子注入工艺S142不一定要在第一掺杂注入工艺S132后进行，亦可以提前。同样地，第二阶段工艺S200中的第二应变原子注入工艺S172不一定要在第二掺杂注入工艺S162后进行，亦可以提前，如表1的实施例二至实施例十的工艺顺序所示。

表1

注：F：第一阶段；S：第二阶段

上述实施例一至实施例十均为在基底上形成栅极结构后，先实施第一阶段工艺的工艺，其包括与第一掺杂注入工艺使用相同光掩模的所有工艺，接着形成间隙壁，再实施第二阶段工艺的工艺，其包括与第二掺杂注入工艺使用相同光掩模的所有工艺，最后进行固相外延回火工艺。然而，第一与第二阶段工艺与的工艺顺序是可以互换的，其详细说明如后。在以下的实施例中，和上述实施例相同或相类似的构件可以采用相同的材料或方法来形成的，于后不再赘述。

图2为依据本发明第十一实施例所绘示的半导体元件的制作流程图。图2A至图2I依据本发明第十一实施例所绘示的半导体元件的制作流程剖面图。

首先，请参照图2与2A，进行步骤S1120，在基底1110上形成栅极结构1120。

然后，在栅极结构1120的侧壁可选择性形成补偿间隙壁1130。

接着，请参照图2与2B，进行步骤S1140，在补偿间隙壁1130的侧壁形成一次性间隙壁(disposable spacer)1140。一次性间隙壁1140的材料例如为氮氧化硅、氧化硅或其他合适的材料。形成方式例如是以化学气相沉积法在基底1110上先形成一层间隙壁材料(未绘示)，再以各向异性蚀刻移除部分间隙壁材料。

之后，请参照图2、2C与2D，进行第二阶段工艺S2000，其包括进行第二掺杂注入工艺S1142及第二应变原子注入工艺S1152。

在此实施例中，于第二阶段工艺S2000中，如图2C所示，先进行第二掺杂注入工艺S1142，于一次性间隙壁1140两侧的基底1110中形成源极与漏极接触掺杂区1150。

接下来，请参照图2与2D，在第二阶段工艺S2000中，完成第二掺杂注入工艺S1142后，继续进行第二应变原子注入工艺S1152，于一次性间隙壁1140两侧的基底1110中形成源极与漏极接触掺杂应变区1160。

在本发明中，第二阶段工艺S2000可以包括与第二掺杂注入工艺S1142使用相同光掩模的所有工艺，除了第二掺杂注入工艺S1142与第二应变原子注入工艺S1152外，其可以再包括前置非晶化注入工艺以及共同注入工艺(未绘示)。

随后，请参照图2与2E，进行步骤S1300，移除一次性间隙壁1160。移除方式例如是以湿蚀刻法。

随后，请参照图2、2F与2G，进行第一阶段工艺S1100，其包括进行第一掺杂注入工艺S1162及第一应变原子注入工艺S1172。

在此实施例中，于第一阶段工艺S1100中，如图2F所示，先进行第一掺杂注入工艺S1162，于栅极结构1120两侧的基底1110中形成源极与漏极延伸掺杂区1170。

接着，请参照图2与2G，在第一阶段工艺S1100中，完成第一掺杂注入工艺S1162后，继续进行第一应变原子注入工艺S1172，于栅极结构1120两侧的基底1110中形成源极与漏极延伸掺杂应变区1180。上述的源极与漏极延伸区与源极与漏极接触区合称为源极与漏极区。

在本发明中，第一阶段工艺S1100的工艺可以包括与第一掺杂注入工艺S1162使用相同光掩模的所有工艺，除了第一掺杂注入工艺S1162与第一应变原子注入工艺S1172外，其可以再包括前置非晶化注入工艺以及共同注入工艺(未绘示)。

然后，请参照图2与2H，进行步骤S1182，进行一固相外延回火工艺，使源极与漏极延伸掺杂应变区1180与源极与漏极接触掺杂应变区1160的应变原子与基底的硅原子反应形成半导体化合物固相外延层1182，以作为源极与漏极区。

接着，请继续参照图2H，本实施例经由两次的应变原子注入工艺S1152与S1172，可以通过注入能量与剂量的控制，使得所形成的半导体化合物固相外延层1182依应变原子浓度分布分为两个区域，其包括靠近源极与漏极区1182表面区域的应变原子浓度较高的半导体化合物固相外延层1182a与远离源极与漏极区表面区域的应变原子浓度较低的半导体化合物固相外延层1182b。半导体化合物固相外延层1182a与1182b的界面如虚线所示。图2H中的虚线乃用以示意，并不用以限定本发明，虚线的位置并不一定要在源极与漏极延伸区与源极与漏极接触区交界的水平面上，可以依注入不同能量与剂量的应变原子的高斯分布来加以调整

随后，请参照图2与2I，进行步骤S1190，在补偿间隙壁1130的侧壁形成间隙壁1190。另外，步骤S1190与步骤S1182亦可以对调，可以先进行步骤S1190，在补偿间隙壁1130的侧壁形成间隙壁1190，再进行步骤S1182，进行一固相外延回火工艺。

上述的第一应变原子注入工艺S1172的能量与第二应变原子注入工艺S1152的能量是不同的，然而，第一应变原子注入工艺S1172的剂量可以小于、等于、或大于第二应变原子注入工艺S1152的剂量。

再者，第一阶段工艺S1100中的第一应变原子注入工艺S1172不一定要在第一掺杂注入工艺S1162后进行，亦可以提前。同样地，第二阶段工艺S2000中的第二应变原子注入工艺S1152不一定要在第二掺杂注入工艺S1142后进行，亦可以提前，其详细说明如表2。

表2

注：F：第一阶段；S：第二阶段

虽然在以上的实施例中是以注入两种不同能量的应变原子工艺为例来说明固相外延工艺，但并不用以限制本发明。本发明的固相外延工艺亦可增加第三应变原子的注入工艺，其能量与剂量介于第一与第二应变原子注入工艺的能量与剂量之间。在另一实施例中，当注入的应变原子为碳原子，所增加的第三应变原子注入工艺的能量约2～6KeV，剂量约3×10¹⁴～2×10¹⁵atom/cm²。

依照本发明的实施例所述，其半导体化合物固相外延层的浓度分布所相对应的拉伸张力(或压缩张力)，是可以由两次或多次不同能量与剂量的应变原子注入工艺，而加以调整的。

依照本发明的实施例所述，注入两种或多种不同能量与剂量的应变原子步骤，可以在间隙层之前或之后进行，提供工艺高度弹性(flexibility)。

本发明除了上述可提供工艺高度弹性的优点，其另一特征为减少表面的缺陷结构。本发明利用两次或多次注入应变原子的作法，不但可形成较为均一性(uniform)的半导体化合物固相外延层，其高浓度的应变原子留在栅极结构两侧的基底表面上，可造成较强的应变(拉伸张力或压缩张力)，进而提高驱动电流。并且，因为每次注入应变原子的能量与剂量均不致太高，因此，表面的缺陷结构也大为减少，可避免单一次注入高浓度应变原子于源极与漏极区的作法，此法虽然得到所需的半导体化合物固相外延层的浓度，但非常容易在源极与漏极区表面造成缺陷结构，而引发的漏电问题。

同时，本发明所注入的两次或多次不同应变原子的步骤以及注入第一掺杂与第二掺杂的步骤，均可在后续固相外延回火工艺形成半导体化合物固相外延层时，一起回火完成，并不需要增加回火步骤。

而且，本发明所形成的半导体化合物固相外延层，其较为均一性浓度分布的晶体结构，可以避免应变原子浓度骤降而造成的元件可靠度与效能的下降。

综上所述，本发明具有维持源/漏极区的高应变(拉伸张力或压缩张力)、减少表面的缺陷结构、增加元件可靠性与效能、及提供工艺高度弹性的优点。

虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (22)

1、一种半导体元件的制造方法，包括：

在基底上形成栅极结构；以及

进行固相外延工艺，在栅极结构两侧形成半导体化合物固相外延层，该固相外延工艺包括：

进行能量不同的第一应变原子注入工艺与第二应变原子注入工艺，以在该栅极结构两侧的该基底中分别形成应变区；以及

进行固相外延回火工艺，以使各该应变区形成半导体化合物固相外延层。

2、如权利要求1所述的半导体元件的制造方法，其中该第一应变原子注入工艺与第二应变原子注入工艺是注入碳原子，该半导体化合物固相外延层为碳化硅固相外延层。

3、如权利要求2所述的半导体元件的制造方法，其中该固相外延回火工艺是在温度为摄氏400度至800度的氮气中进行1至2小时的回火工艺。

4、如权利要求1所述的半导体元件的制造方法，其中该第一应变原子注入工艺与第二应变原子注入工艺是注入锗原子，该半导体化合物固相外延层为硅化锗固相外延层。

5、如权利要求1所述的半导体元件的制造方法，其中在形成该栅极结构之后，在进行该固相外延回火工艺之前，更依序包括：

进行第一阶段工艺，其包括进行第一掺杂注入工艺，以在该栅极结构两侧的该基底中分别形成源极与漏极延伸掺杂区；

在该栅极结构的侧壁形成间隙壁；以及

进行第二阶段工艺，其包括进行第二掺杂注入工艺，以在该栅极结构以及该间隙壁两侧的该基底中分别形成源极与漏极接触掺杂区。

6、如权利要求5所述的半导体元件的制造方法，其中该第一应变原子注入工艺以及该第二应变原子注入工艺均是在该第一阶段工艺中施行的。

7、如权利要求5所述的半导体元件的制造方法，其中该第一应变原子注入工艺是在该第一阶段工艺施行的，该第二应变原子注入工艺是在该第二阶段工艺中施行的。

8、如权利要求5所述的半导体元件的制造方法，其中该第一应变原子注入工艺以及该第二应变原子注入工艺均是在该第二阶段工艺中施行的。

9、如权利要求5所述的半导体元件的制造方法，其中在进行该第一阶段工艺或该第二阶段工艺时，还包括进行前置非晶形化注入工艺。

10、如权利要求1所述的半导体元件的制造方法，其中在形成该栅极结构之后，在进行该该固相外延回火工艺之前，更依序包括：

在该栅极结构的侧壁形成间隙壁；

进行第二阶段工艺，其包括进行第二掺杂注入工艺，以在该栅极结构以及该间隙壁两侧的该基底中分别形成源极与漏极接触掺杂区；

移除该间隙壁；以及

进行第一阶段工艺，其包括进行第一掺杂注入工艺，以在该栅极结构两侧的该基底中分别形成源极与漏极延伸掺杂区。

11、如权利要求10所述的半导体元件的制造方法，其中该第一应变原子注入工艺以及该第二应变原子注入工艺均是在该第二阶段工艺中施行的。

12、如权利要求10所述的半导体元件的制造方法，其中该第一应变原子注入工艺是在该第一阶段工艺施行的，该第二应变原子注入工艺是在该第二阶段工艺中施行的。

13、如权利要求10所述的半导体元件的制造方法，其中该第一应变原子注入工艺与该第二应变原子注入工艺均是在该第一阶段工艺中施行的。

14、如权利要求10所述的半导体元件的制造方法，其中在进行该第一阶段工艺或该第二阶段工艺时，还包括进行前置非晶形化注入注入工艺。

15、如权利要求1所述的半导体元件的制造方法，其中进行该第一应变原子注入工艺的剂量与进行该第二应变原子注入工艺的剂量不同。

16、如权利要求1所述的半导体元件的制造方法，其中进行该第一应变原子注入工艺的剂量与进行该第二应变原子注入工艺的剂量相同。

17、如权利要求1所述的半导体元件的制造方法，还包括在进行该该固相外延回火工艺之前，进行至少第三应变原子注入工艺，其能量介于该第一应变原子注入工艺与该第二应变原子注入工艺的能量之间。

18、一种半导体元件，包括：

栅极结构，位于基底上；

二第一半导体化合物固相外延层，分别位于该栅极结构两侧的该基底中；以及

二第二半导体化合物固相外延层，分别位于该基底中的各该第一半导体化合物固相外延层下方，各该第二半导体化合物固相外延层中的应变原子浓度低于各该第一半导体化合物固相外延层中的应变原子浓度。

19、如权利要求18所述的半导体元件，其中二源极与漏极延伸掺杂区，分别位于该第一半导体化合物固相外延层中。

20、如权利要求18所述的半导体元件，其中二源极与漏极接触掺杂区，分别位于该第二半导体化合物固相外延层中。

21、如权利要求18所述的半导体元件，其中该第一半导体化合物固相外延层与该第二半导体化合物固相外延层为碳化硅固相外延层；该应变原子为碳原子。

22、如权利要求18所述的半导体元件，其中该第一半导体化合物固相外延层与该第二半导体化合物固相外延层为硅化锗固相外延层；该应变原子为锗原子。

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