CN101568992A - 混合基片的制造方法 - Google Patents

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Abstract

本发明涉及一种制造混合基片的方法,所述混合基片包含至少两层直接相互结合的结晶材料。所述方法值得注意是因为它包含如下步骤:将至少一种原子和/或离子物质注入到供体基片中从而在其中形成弱化区,在活化层和其余部分之间形成界限;在氢和/或氩氛围下对所述供体基片的正面和受体基片的正面进行为时至少30秒的900℃~1200℃的热处理;使所述正面相互结合;分离所述其余部分;选择所述物质的性质、注入剂量和注入能量,从而使在所述供体基片内由这些物质引起的缺陷能使所述供体基片的其余部分被随后分离,但在所述热处理期间不会发展到足以防止后续的结合或足以使所述供体基片的正面变形。

Description

混合基片的制造方法
技术领域
本发明涉及混合基片的制造方法,所述混合基片包含至少两层通过直接结合而结合在一起的结晶材料。
背景技术
该类型的基片可被用于光学、电子学或光电子学领域,这些术语通常还包括微电子学、纳米电子学、光微电子学、光纳米电子学和组件技术。
上述两层材料可以具有相同或不同的性质,术语“性质”同时涵盖了所述材料的化学性质以及它们的物理化学性质和/或它们的结晶取向。
术语两层或两块基片的“直接结合”是指没有中间层(例如粘合剂层)的分子键合。
这些混合基片中有为本领域技术人员已知的通过DSB(首字母缩写词,直接硅结合)而形成的基片。所述基片包含直接结合于由结晶取向不同的硅制成的受体基片的活化硅层,而不形成中间层,尤其是不形成包埋氧化物层。因此,可以生产包含直接与具有(100)结晶取向的硅支持体结合的具有(110)结晶取向的硅层的基片,反之亦然。
当受体基片由碳化硅(SiC)制成时,可以通过SopSiC(首字母缩写词,多晶SiC上的硅)来制造本领域技术人员已知的混合基片。
这样的混合基片可用于制造高性能的微电子电路。
C.Y.Sung的文章“Direct Silicon Bonded(DSB)Mixed OrientationSubstrate for High Performance Bulk CMOS Technology”[ExtendedAbstracts of the 2006 International Conference on Solid-State Devices andMaterials(2006年国际固态设备和材料研讨会摘要论文),日本横滨,2006,160页-161页]引用了这样的基片的制造实例,其通过结合和随后的减薄来将(110)硅供体基片的层转移到(100)硅受体基片上。该文章记录了所述基片的制造在被结合在一起的两层之间不需要任何绝缘层。
上述文章还提到,最终结构体中不存在SiO2绝缘层表明疏水型预结合制备优于亲水型制备。
这是因为亲水性结合包括在待相互接触的层的表面制备过程中形成纤薄的硅氧化物层,而包埋在最终结构体中的该氧化物随后必须除去(例如通过在极高温度的最终退火步骤),因而在本例中使制造方法复杂化。
然而,涉及氢-封端的键的疏水性结合更加难以实施,这是因为这些H-封端的键吸引那些对结合有不利影响的粒子。
另外从文献US 6020252还知悉了由供体基片获得半导体材料薄层的方法。该方法在于在预定的温度并以预定的注入剂量将稀有气体或氢离子注入到供体基片中,从而在其中产生弱化区,随后进行热处理,所述热处理的温度高到足以使所述基片在弱化面两侧分离为两部分。
根据上述文献所述,可选择温度和注入剂量从而在基片中产生微腔,所述微腔的量足以获得弱化区,但不足以仅通过后续的热处理即获得分离。分离要求额外施加机械力。
然而,该文献没有具体涉及允许良好的直接结合的表面制备。
本发明的目的是解决当前技术的上述缺点,具体是提供通过层转移而获得的混合基片的制造方法,该方法不要求使用中间层来结合,并且其中经由高质量疏水性结合来进行供体基片与受体基片之间的结合。
发明内容
为了这一目的,本发明涉及混合基片的制造方法,该混合基片包含至少两层直接相互结合的结晶材料,其中包括被称为“活化层”的材料层,所述活化层来自被称为“供体”基片的结晶基片。
根据本发明,该方法包括以下连续的步骤:
-进行注入步骤,将至少一种原子和/或离子物质注入到所述供体基片中,从而在其中形成弱化区,在所述活化层和所述供体基片的其余部分之间形成界限;
-在含有氢和/或氩的气体氛围中、于800℃~1200℃的温度对所述供体基片的被称为“正”面的面和被称为“受体”基片的结晶基片的被称为“正”面的面进行为时至少30秒的热处理,从而使以上两个所述正面疏水化,所述热处理被称为“预结合制备”热处理;
-使所述正面直接相互结合;
-在用于获得两个所述基片之间的强结合的条件下进行两个所述基片的热处理;和
-通过纯粹机械作用沿着所述弱化区分离所述其余部分,
选择所述原子和/或离子物质的性质、注入剂量和注入能量,从而使在所述供体基片内由这些物质引起的缺陷能使所述供体基片的其余部分被随后分离,但在所述预结合制备热处理期间不会发展到足以防止后续的结合或足以使所述供体基片的正面变形。
根据本发明的其它有利的且非限制性的特征,可单独采取或组合采取:
-在仅含有氩的气体氛围中进行所述预结合制备处理;
-在仅含有氢的气体氛围中进行所述预结合制备处理;
-在快速热退火(RTP)炉中进行所述预结合制备处理;
-通过在高于或等于1100℃的温度进行至少2小时的长时间热处理来实施用以强化两块所述基片的结合的热处理;
-被注入以形成所述弱化区的所述物质选自氢、氦、氟、氖、氩、氪和氙;
-所述供体基片的活化层由选自硅(Si)、(110)硅、(100)硅、硅-锗(SiGe)、锗(Ge)、碳化硅(SiC)和氮化镓(GaN)的材料组成;和
-所述受体基片至少部分地由选自硅(Si)、(110)硅、(100)硅和碳化硅(SiC)的材料组成。
附图说明
本发明的其它特征和优势将通过本发明的描述而变得清晰,现在将通过参考附图来给出该描述,所述附图通过说明而非旨在限制的方式来表示本发明一个可能的实施方式。
在这些图中:
图1~6图示了本发明的制造方法中的连续步骤。
具体实施方式
现在将简要描述所述方法的各种步骤的顺序。
在图1中可见,“供体”基片1包含相对的两个面10和11,分别被称为“正”面和“背”面。
如图2所示,随后对供体基片1进行原子/或离子物质的注入从而在其中形成弱化区12,弱化区12形成了被称为“活化”层13的层13与所述基片的其余部分14之间的界限。
有利的是,通过沉积在基片1的正面10上的牺牲性绝缘层3如二氧化硅(SiO2)层来进行所述注入。
随后去除该绝缘层3,如图3所示。
供体基片1和“受体”基片2随后经受“预结合制备”处理,下文中将对其进行详细说明(见图4)。
受体基片2包含相对的两个面20和21,分别被称为“正”面和“背”面。
接下来,通过直接结合将受体基片2的正面20施加至供体基片1的正面10(见图5)。
结合界面的附图标记为4。
在用以强化结合的处理之后,供体基片1的其余部分14被分离,如图6所示,从而将活化层13转移到受体基片2上并获得了附图标记为5的混合基片。
现在将更详细地描述各个步骤。
供体基片1和受体基片2可以由、也可以不由半导体材料组成。
通常,构成供体基片1的材料选自这样的结晶材料:通过注入原子和/或离子物质以及后续的热退火步骤可以在其中产生致密分布的腔。
作为实例,构成供体基片1的材料可以选自硅(Si)、(110)硅、(100)硅、硅-锗(SiGe)、锗(Ge)、碳化硅(SiC)和氮化镓(GaN)。
受体基片2由任何结晶材料或非结晶材料组成,例如硅(Si)、(110)硅、(100)硅或碳化硅(SiC),优选为单晶硅或多晶碳化硅,也可以是多晶硅。它可以是半导体或绝缘材料。
本发明的两个具体应用在于:形成DSB-型基片,其中供体基片1和受体基片2由具有不同的结晶取向(例如(100)、(110)或(111))的硅、优选为单晶硅制成;或者形成SopSiC-型基片,其中供体基片1由硅(优选为单晶硅)制成并且受体基片2由多晶碳化硅制成。
应该注意的是供体基片和受体基片还可以为多层基片。不过,在这种情况中,构成基片1和2的正面10和20的材料层需要符合上述规范。
通过选择所注入的物质、它们的剂量以及它们的注入能量来进行注入原子和/或离子物质的步骤,从而使这些物质在供体基片1中引起的缺陷能使其余部分14被随后分离(见图6),但在图4所示的预结合制备热处理期间不会发展到足以使待结合的正面10变形或足以防止图5中所示的后续的结合。
对于能够被注入的物质的实例,可以列举氢(H)、氦(He)、氟(F)、氖(Ne)、氩(Ar)、氪(Kr)和氙(Xe)。
这些物质尤其适合于在硅基片1中注入。
对这些物质、它们的剂量和它们的注入能量进行选择从而避免在对以标准方式注入的材料进行退火时通常会出现的表面鼓泡现象。
通常,还可以进行共注入操作,依次以不同的物质轰击基片的表面。有利的是采用例如首先注入氦、随后注入H+离子。
同样地,可以选择物质的性质、它们的剂量和它们的注入能量从而限制所注入的物质的鼓泡。
因而,无论其是单一注入还是共注入,所选的上述物质的注入能量和剂量为20keV~500keV和1×1014at/cm2(原子/平方厘米)~1×1017at/cm2
作为实例,可以以约30keV~200keV的能量、5×1016at/cm2~1×1017at/cm2范围内的剂量将氦原子注入到基片中。在氩原子的情况中,所施加的能量约为200keV~500keV,注入剂量约为1×1016at/cm2~5×1016at/cm2
在共注入的情况中,例如可以使用氟与氢的共注入或者氦与氢的共注入。
在氢/氟共注入的情况中,以20keV~50keV的能量、1×1015H+/cm2~5×1016H+/cm2的剂量来注入氢,而以150keV~200keV的能量、1×1014F+/cm2~1×1016F+/cm2的注入剂量来注入氟。
在氢/氦共注入的情况中,以70keV~90keV的能量、1×1016He+/cm2~6×1016 He+/cm2的剂量注入氦,而以70keV~90keV的能量、1×1015H+/cm2~6×1015H+/cm2的注入剂量来注入氢。
关于注入,读者可参考关于Smart Cut TM方法的文献。
优选的是,如图2所示,所述注入通过正面10而发生。
另外优选的是,所有的注入都通过牺牲性氧化物层3进行。该氧化物层3可以通过热而形成(例如在硅基片的情况中由SiO2形成)或者通过本领域技术人员所公知的沉积技术而沉积,例如在大气压下的化学气相沉积(CVD)或低压化学气相沉积(LPCVD)。本文对这些技术不进行详细描述。
氧化物3还可以是本征氧化物。
随后在注入后将牺牲性氧化物3去除,例如通过将基片1浸入稀氢氟酸(HF)溶液中或者通过将其放置在氢氟酸蒸汽的氛围中去除。
去除牺牲性氧化物之后,优选进行RCA-型清洁操作从而保护正面10免受污染性粒子的影响。
被称为RCA-清洁的使用化学浴的处理在于依次以下述浴来处理正面10:
-已知为SC1(标准清洁1)的溶液的第一浴,所述溶液含有氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水的混合物;和
-已知为SC2(标准清洁2)的溶液的第二浴,所述溶液含有盐酸(HCl)、过氧化氢(H2O2)和去离子水的混合物。
图4中所示的预结合制备处理在于以800℃~1200℃的温度、在含有氢和/或氩但不含氧的气体氛围中对至少一个待结合的面(10或20)进行热处理。
因而,可以选择所述气体氛围以使其仅包含氢、或仅包含氩、或者包含这两种气体的混合物、乃至包含这两种气体中的一种或另一种或两种与其它气体的组合,但不包含氧。
处理时间至少为30秒,但优选不超过数分钟。
氢和/或氦的作用是去除经如此处理的面上可能存在的本征氧化物、借助氢原子来钝化这些表面、以及获得极低的表面粗糙度。
所述预结合制备处理还具有使经处理的表面疏水化的效果。测定水滴的接触角,得到80°的值,这证明了该效果。该值远高于“HF-结尾(HF-last)”类型的处理后所获得的通常为70°的值(见Y.
Figure A20088000124700101
,KarinHermasson和L.Smith的文章“Bond-strength measurements related tosilicon surface hydrophilicity”,J.Electrochem.Soc.,1398卷,No.8,1992)。
所述处理的优点是物质不吸附在经处理的表面上。由于氢原子非常小,当其脱附以便在对向的正面10和20之间生成共价键时,它未保持被捕集在界面上,而是扩散到材料中,不产生放气缺陷。
此外,该处理为干型处理,不同于例如上述HF-结尾处理。由于其不需干燥因而更加易于实施。
最终,这种预结合制备处理的效果是所注入的离子(例如He+离子)被捕集并稳定在所形成并膨胀的微腔中。这导致微腔的聚结以及经注入的材料在包含微腔的区域中的脆化。然而,可以以这样的方式来选择注入条件:使上述的聚结现象不导致层13与其余部分14的分离。
可以在用于在受控的氛围中高温退火的室中进行预结合制备处理,所述室例如为单晶片RTP(快速热处理)炉或外延生长炉。
还可以设想使用常规炉,在其中将基片成批处理。
上述处理后,必须极快地将正面10和20结合在一起,从而将被环境大气污染的风险降到最低。图5中显示了这一结合步骤。
有利的是,还可以将经处理的基片储存在具有只含惰性气体(通常为氩或氮)的受控氛围的室中。这样的处理可以延长保持时间(hold time),即供体基片1与受体基片2相互结合之前的时间。
还需注意的是经过预结合制备处理的表面的反应性要比由上述HF-结尾法而制备的表面小很多。这减少了粒子对这些表面的污染。因而使工业化变得简单。
图5所示的直接结合步骤对应于使供体基片1和受体基片2各自的正面10和20相互紧密接触,即通过分子附着而结合。
这一结合步骤之后是用以强化结合的处理,该处理以长时间热处理的形式进行,即在高于或等于1100℃的温度持续至少2小时的时间。
如图6所示,随后发生了供体基片1与其余部分14的分离。
这一分离是纯粹机械性的。
“纯粹”机械性分离由机械作用而引发,例如通过从基片的一侧沿着弱化区12运行诸如刀片等工具而引发,或者通过在这一点施加空气喷射或水喷射而引发。
在进行这种类型的纯粹机械性分离时,还可以旋转结构体从而促进分离。
下面将给出如何实施本发明的两个实施例。
实施例1:
以略小于1×1017He+/cm2的剂量和50keV的注入能量对被覆有二氧化硅(SiO2)层的(110)Si硅基片进行氦离子(He+)的注入。
接下来通过在氢氟酸(HF)溶液中的处理和随后的上述RCA-清洁型的清洁将所形成的二氧化硅SiO2去除。
随后在含有氢和氩的气体氛围中、于1050℃的温度、历时约4分钟对这一硅供体基片和同样由硅(但为(100)结晶取向的硅)制成的受体基片进行预结合制备处理。
随后将两个基片1和2通过它们各自的正面结合在一起,并在1100℃进行2小时的热处理从而强化结合。
最后,通过插入刀片来纯粹机械性地将供体基片与其余部分分离。
由此能够获得硅/硅DSB类型的基片。
该产品因而具有制造未来元件所必需的极高品质的结合界面。
实施例2:
对被覆有二氧化硅(SiO2)层的(100)Si硅基片进行氢/氟共注入。以约1×1015F+/cm2的剂量和180keV的注入能量来注入氟,而以约4×1016H+/cm2的剂量和30keV的注入能量来注入氢。
接下来通过在氢氟酸(HF)溶液中的处理和随后的上述RCA-清洁型的清洁将所形成的二氧化硅SiO2去除。
随后在含有氢的气体氛围中、于800℃的温度、历时约5分钟对这一硅供体基片和由多晶碳化硅(pSiC)制成的受体基片进行预结合制备处理。
将两个基片1和2通过它们各自的正面结合在一起,并在1000℃进行3小时的热处理从而强化结合。
最后,通过注射流体射流来纯粹机械性地将供体基片与其余部分分离。
由此能够获得具有极高品质的结合界面的SopSiC(多晶碳化硅上的硅)类型的基片。

Claims (8)

1.一种制造混合基片的方法,所述混合基片包含至少两层直接相互结合的结晶材料,其中包括被称为“活化”层的材料层,所述活化层来自被称为“供体”基片的结晶基片,所述方法包括以下连续的步骤:
-进行注入步骤,将至少一种原子和/或离子物质注入到所述供体基片中从而在其中形成弱化区(12),在所述活化层和所述供体基片的其余部分之间形成界限;
-在含有氢和/或氩的气体氛围中、于800℃~1200℃的温度对所述供体基片的被称为“正”面的面和被称为“受体”基片的结晶基片的被称为“正”面的面进行为时至少30秒的热处理,从而使以上两个所述正面疏水化,所述热处理被称为“预结合制备”热处理;
-使所述正面直接相互结合;
-在用于获得两个所述基片之间的强结合的条件下进行两个所述基片的热处理;和
-通过纯粹机械作用沿着所述弱化区分离所述其余部分,
选择所述原子和/或离子物质的性质、注入剂量和注入能量,从而使在所述供体基片内由这些物质引起的缺陷能使所述供体基片的其余部分被随后分离,但在所述预结合制备热处理期间不会发展到足以防止后续的结合或足以使所述供体基片的正面变形。
2.如权利要求1所述的方法,其中,所述预结合制备处理在仅含有氩的气体氛围中进行。
3.如权利要求1所述的方法,其中,所述预结合制备处理在仅含有氢的气体氛围中进行。
4.如前述权利要求中任一项所述的方法,其中,所述预结合制备处理在快速热退火(RTP)炉中进行。
5.如前述权利要求中任一项所述的方法,其中,用以强化两块所述基片的结合的所述热处理通过在高于或等于1100℃的温度进行至少2小时的长时间热处理来实施。
6.如前述权利要求中任一项所述的方法,其中,被注入以形成所述弱化区的所述物质选自氢、氦、氟、氖、氩、氪和氙。
7.如前述权利要求中任一项所述的方法,其中,所述供体基片的活化层由选自硅、(110)硅、(100)硅、硅-锗、锗、碳化硅和氮化镓的材料组成。
8.如前述权利要求中任一项所述的方法,其中,所述受体基片至少部分地由选自硅、(110)硅、(100)硅和碳化硅的材料组成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701589A (zh) * 2016-02-16 2018-10-23 G射线瑞士公司 用于跨越键合界面传输电荷的结构、系统和方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2938117B1 (fr) * 2008-10-31 2011-04-15 Commissariat Energie Atomique Procede d'elaboration d'un substrat hybride ayant une couche continue electriquement isolante enterree
US20130154049A1 (en) * 2011-06-22 2013-06-20 George IMTHURN Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
JP7512641B2 (ja) 2020-03-27 2024-07-09 住友金属鉱山株式会社 接合基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2701709B2 (ja) * 1993-02-16 1998-01-21 株式会社デンソー 2つの材料の直接接合方法及び材料直接接合装置
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
CA2294306A1 (en) * 1997-06-19 1998-12-23 Asahi Kasei Kabushiki Kaisha Soi substrate and process for preparing the same, and semiconductor device and process for preparing the same
US7019339B2 (en) * 2001-04-17 2006-03-28 California Institute Of Technology Method of using a germanium layer transfer to Si for photovoltaic applications and heterostructure made thereby
FR2834123B1 (fr) * 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
FR2835097B1 (fr) * 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
KR100504163B1 (ko) 2002-09-12 2005-07-27 주성엔지니어링(주) Soi 기판 및 그 제조방법
US20040262686A1 (en) * 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
FR2868599B1 (fr) 2004-03-30 2006-07-07 Soitec Silicon On Insulator Traitement chimique optimise de type sc1 pour le nettoyage de plaquettes en materiau semiconducteur
WO2006037783A1 (fr) * 2004-10-04 2006-04-13 S.O.I.Tec Silicon On Insulator Technologies Procédé de transfert d'une couche mince comprenant une perturbation controlée d'une structure cristalline

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701589A (zh) * 2016-02-16 2018-10-23 G射线瑞士公司 用于跨越键合界面传输电荷的结构、系统和方法

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