CN101563774A - Ic芯片封装及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title description 34
- 239000011347 resin Substances 0.000 claims abstract description 187
- 229920005989 resin Polymers 0.000 claims abstract description 187
- 238000007789 sealing Methods 0.000 claims abstract description 155
- 239000000945 filler Substances 0.000 claims abstract description 10
- 239000002245 particle Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 189
- 239000000758 substrate Substances 0.000 claims description 162
- 238000005538 encapsulation Methods 0.000 claims description 159
- 238000004806 packaging method and process Methods 0.000 claims description 71
- 238000009826 distribution Methods 0.000 claims description 44
- 238000004382 potting Methods 0.000 abstract description 5
- 230000002950 deficient Effects 0.000 description 20
- 239000004973 liquid crystal related substance Substances 0.000 description 15
- 208000037656 Respiratory Sounds Diseases 0.000 description 14
- 230000008602 contraction Effects 0.000 description 13
- 230000007547 defect Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000011889 copper foil Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000000576 coating method Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 239000012467 final product Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000008595 infiltration Effects 0.000 description 3
- 238000001764 infiltration Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000003754 machining Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003204 osmotic effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000010125 resin casting Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
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- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
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- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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Abstract
在IC芯片封装(1)中,膜基材(2)和IC芯片(3)通过中介基板(4)实现互连,该三者的键合部分被密封树脂密封。上述密封树脂的提供方式为:利用填充喷嘴(20)在中介基板(4)的周围填充密封树脂(15),或者,在IC芯片(3)的周围,即,从器件孔(8)填充密封树脂(15)。另外,上述密封树脂的线膨胀系数小于等于80ppm/℃,其粘度大于等于0.05Pa·s且小于等于0.25Pa·s,所含有的填料的粒径小于等于1μm。
Description
技术领域
本发明涉及一种IC芯片封装,其中,IC芯片例如具备细间距(FinePitch)的端子。
背景技术
随着液晶显示装置的高精细化、高性能化发展,就要求液晶显示装置中搭载的液晶驱动器(IC芯片)等具有更多的输出,并且要求进一步缩小芯片的尺寸。
要想在缩小IC芯片尺寸的同时实现更多的输出,就需要实现芯片上的凸点的细间距(微细)化。最近,较多地采用可实现细间距化的、安装裸芯片液晶驱动器的SOF(System On Film:片上系统,也称为COF(Chip On Film:薄膜覆晶))。
根据最近的SOF封装技术,通过加热加压将IC芯片上的凸点与载带上的内部引线(Inner Lead)键合在一起,由此实现载带和IC芯片之间的导通。但是,根据这样的键合方法,为了消除凸点位置和内部引线位置之间的偏差,需要使用热变形小、高精细的载带材料。即,上述技术的缺陷在于,所要实现的细间距限制了载带所能选用的材料范围。
另外,内部引线由铜箔形成。在进行细间距的配线加工时需要对铜箔实施减薄处理。例如,如果要形成50μm间距,TCP铜箔的厚度为12μm,如果要实现20μm间距,铜箔的厚度就需要控制在5μm左右。为了形成具有较小厚度而又能保持适当强度的铜箔,需要重新研究目前所使用的技术并引入新技术和新的加工设备,这些措施都将导致成本的增加。
此外,在进行配线加工时,如果加工设备的加工精度远高于配线间距,加工后进行简单检测即可。但是,如果配线间距为细间距并且加工精度和配线间距二者接近,那么,在加工后就需要进行充分检测以确认是否存在未经充分加工的部分,这将导致检测成本的增加。
为了克服以上缺陷,专利文献1揭示了一种通过中介基板(InterposerSubstrate)连接IC芯片和电路基板(载带)的方法。图12表示了专利文献1所述的封装结构的剖面图。
如图12所示,以芯片倒装键合(Flip Chip Bonding)的方式连接IC芯片104和中介基板101,而且,中介基板101以凸点键合方式连接电路基板107的电极图案110。电路基板107形成有与IC芯片104的配置区域对应的器件孔(Device Hole)107A。
中介基板101为硅(Si)基板,且通过硅晶圆工艺形成,所以,能够以与IC芯片104的电极相同的细间距来形成和IC芯片104连接的电极。另一方面,以与电路基板107的电极间距、即较大的间距相同的间距来形成和电路基板107连接的电极。并且,在连接IC芯片104的电极和连接电路基板107的电极中,对应的电极在中介基板101上彼此连接。另外,作为电路基板107,可以优选使用载带。
电路基板107、IC芯片104和中介基板101的键合部分被密封树脂密封,其作用在于对键合部分进行保护使其不受外部环境的影响。
即,根据图12所示的封装结构,IC芯片104与电路基板107之间的互连通过中介基板101来实现,这样,可以将IC工艺水平的细间距转换为载带工艺水平的电极间距。所以,即使是安装通过缩小IC芯片尺寸、增加输出等方法实现了连接电极的高度细间距化的IC芯片的SOF封装,也能够避免制造成本和检测成本的增加。
专利文献1:日本国专利申请公开特开2004-207566号公报,公开日:2004年7月22日。
发明内容
如上述专利文献1所示,IC芯片104和电路基板107通过中介基板101来实现互连,但是,这种结构存在这样的问题,即:由于要在电路基板107中设置器件孔107A,这将导致密封树脂对连接部的密封可靠性降低。
即,根据现有技术中IC芯片和电路基板直接互连的SOF结构,如果采用密封树脂浇注法对IC芯片的周围进行描画填充,密封树脂就会在毛细管现象的作用下渗透到IC芯片与电路基板之间,从而可在内部不发生气泡等的条件下实现密封。
另一方面,根据上述通过中介基板101实现IC芯片104和电路基板107之间互连的结构,在用密封树脂对IC芯片的周围进行描画填充时,由于IC芯片104的外缘和器件孔107A的外缘之间形成堰状物,基于毛细管现象的树脂填充性能恶化,从而可能导致密封树脂难以充分渗透到IC芯片和电路基板之间。
另外,根据现有技术的SOF结构,用于密封IC芯片周围的密封树脂存在于载带基材上,所以,该密封树脂所发生热膨胀或热收缩能够被载带基材的变形所吸收。因此,密封树脂的热膨胀或热收缩不会导致发生密封树脂裂纹等。
但是,根据上述通过中介基板101实现IC芯片104和电路基板107之间互连的结构,用于密封IC芯片104的密封树脂存在于载带基材上,因此,当密封树脂发生热膨胀或热收缩时,在IC芯片104的周围以及在IC芯片104与中介基板101之间的缝隙间容易发生密封树脂裂纹等缺陷。
本发明是鉴于上述问题而进行开发的,其目的在于提供一种能够进行高可靠性树脂密封的IC芯片封装。
本发明的IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装的特征在于,上述IC芯片和上述封装基材通过中介基板实现互连,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,上述密封树脂的线膨胀系数小于等于80ppm/℃,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组。
根据现有技术中在由载带构成的封装基材上安装IC芯片的SOF结构,当用于密封IC芯片和封装基材的键合部分的密封树脂发生热膨胀或热收缩时,能够被载带的变形所吸收。但是,根据IC芯片和封装基材通过中介基板实现互连的结构,上述密封树脂存在于刚性较大的中介基板上,因此,上述密封树脂所发生的热膨胀或热收缩不能被封装基材的变形所吸收,从而容易导致发生密封树脂裂纹等缺陷。
根据本发明的上述结构,上述密封树脂的线膨胀系数小于等于80ppm/℃,由此,可抑制密封树脂的热膨胀和热收缩,从而能够防止发生上述裂纹。
另外,本发明的IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装的特征在于,上述IC芯片和上述封装基材通过中介基板实现互连,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,上述密封树脂的粘度大于等于0.05Pa·s且小于等于0.25Pa·s,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组。
根据上述封装基材中形成器件孔的结构,如果密封树脂的粘度和现有技术的SOF结构所使用的密封树脂的粘度相同,那么,在进行树脂填充时,由于密封树脂的粘度过小,密封树脂就会通过器件孔进行过快的渗透,其结果,IC芯片和中介基板之间的气泡未能完全排出,从而导致不能填充足够的密封树脂。
根据本发明的上述结构,上述密封树脂的粘度大于等于0.05Pa·s且小于等于0.25Pa·s,由此能够防止发生上述不能填充足够的密封树脂的不利情形。另外,密封树脂在常温时可不限于上述粘度范围,例如,密封树脂通过加热而进行填充时其粘度为上述粘度范围即可。
另外,本发明的IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装的特征在于,上述IC芯片和上述封装基材通过中介基板实现互连,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,上述密封树脂中含有的填料的粒径小于等于1μm,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组。
根据本发明的上述结构,密封树脂中含有的填料的粒径小于等于1μm,由此,即使凸点间隔的最小值为1μm左右,也能够在IC芯片和中介基板之间良好地填充树脂。
另外,本发明的IC芯片封装制造方法是一种用于制造IC芯片封装的方法,该IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装制造方法的特征在于,通过中介基板实现上述IC芯片和上述封装基材之间的互连,其中,上述中介基板包括封装基材连接端子组、IC芯片连接端子组和配线,上述封装基材连接端子组用于连接上述封装基材所具备的连接端子组,上述IC芯片连接端子组用于连接上述输入输出端子组,上述配线用于连接上述封装基材连接端子组和上述IC芯片连接端子组,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中;用密封树脂对上述封装基材、上述IC芯片和上述中介基板的键合部分进行密封,其中,通过对上述中介基板的周围实施树脂涂布的方式来提供上述密封树脂。
根据上述结构,由于能够在中介基板的周围可靠地形成圆角,所以,有利于提高易发生变形的部分尤其是封装基材的形状稳定性。而且,较之于现有技术,可更小地设定器件孔的外缘至IC芯片的外缘的距离。其结果,IC芯片封装本身能够实现小型化,从而有利于降低成本。
另外,本发明的IC芯片封装制造方法是一种用于制造IC芯片封装的方法,该IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装制造方法的特征在于,通过中介基板实现上述IC芯片和上述封装基材之间的互连,其中,上述中介基板包括封装基材连接端子组、IC芯片连接端子组和配线,上述封装基材连接端子组用于连接上述封装基材所具备的连接端子组,上述IC芯片连接端子组用于连接上述输入输出端子组,上述配线用于连接上述封装基材连接端子组和上述IC芯片连接端子组,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中;用密封树脂对上述封装基材、上述IC芯片和上述中介基板的键合部分进行密封,其中,通过对上述IC芯片的周围实施树脂涂布的方式来提供上述密封树脂。
根据上述结构,能够提高密封树脂的填充性能尤其是密封树脂在IC芯片和中介基板之间的缝隙中的填充性能,从而可避免发生不能填充足够的树脂这样的问题。
附图说明
图1是表示本发明实施方式的IC芯片封装中膜基材(Film BaseMaterial)、IC芯片、中介基板这三者的键合部分的结构的剖面图,其中,(a)表示在中介基板的周围涂布密封树脂的方法,(b)表示在IC芯片的周围涂布密封树脂的方法。
图2是表示本发明实施方式的IC芯片封装结构的平面图。
图3是图2所示的IC芯片封装的沿A-A’线的向视剖面图。
图4是表示在图2所示的IC芯片封装中设置的IC芯片和中介基板的结构的立体图。
图5是表示在图2所示的IC芯片封装中设置的IC芯片和中介基板的结构的立体图,表示在中介基板上安装IC芯片之前的状态。
图6(a)至(e)是说明图2所示的IC芯片封装的制造步骤的剖面图。
图7是表示在IC芯片的周围形成的密封树脂的圆角(fillet)的图。
图8是表示在IC芯片的周围涂布密封树脂的方法的图。
图9是表示IC芯片和器件孔的尺寸关系的图。
图10是表示密封树脂的线膨胀系数与缺陷发生率之间的关系的图表,其中,上述缺陷发生率表示由树脂裂纹所导致的缺陷发生率。
图11是表示密封树脂的线膨胀系数与接合缺陷发生率之间的关系的图表,其中,上述接合缺陷发生率表示温度循环后的接合缺陷发生率。
图12是表示现有技术的结构的剖面图。
具体实施方式
以下,根据图1至图11对本发明的一个实施方式进行说明。在以下说明中,为了实施本发明,作了各种技术优选的限定。但是,本发明的范围并不限于下述实施方式和附图。
图2是表示本实施方式的封装1的结构的平面图,图3是图2所示的封装1的沿A-A’线的向视剖面图。
封装1大致包括作为封装基材的膜基材(载带)2、IC芯片3和中介基板4。图2表示从中介基板4侧观察封装1时的状态。在图3中,为了便于说明,将IC芯片3设置在附图的下方,并示出沿A-A’线的剖面的部分。
在封装1中,在膜基材2中设置有被称之为器件孔8的孔部,在器件孔8内配置有IC芯片3。
在上述膜基材2的器件孔8的外围部分形成有膜上配线(Wiring OnFilm)5、6。膜上配线5、6的靠近器件孔8的一端和中介基板4通过第1凸点9实现电导通。中介基板4与IC芯片3导通,对此详见后述。因此,膜上配线5、6和IC芯片3通过中介基板4实现导通。即,膜上配线5是用于向未图示的液晶显示体输送由IC芯片3输出的信号(例如驱动信号)的输出用配线,膜上配线6是用于向IC芯片3输送控制信号(例如图像数据信号)的输入用配线。
在膜上配线5、6上形成有阻焊层7。阻焊层7的作用在于进行配线绝缘和配线保护。
在本实施方式的液晶驱动器封装中,设置的IC芯片3是用于驱动液晶显示体的液晶驱动器。因此,IC芯片3设置有多个液晶驱动用电路(未图示),并且,如图3所示,在该液晶驱动用电路中设置有用于输出驱动信号的驱动信号输出用端子3a和用于输入图像数据信号等的信号输入用端子3b(输入输出端子组)。另外,IC芯片3在驱动信号输出用端子3a和信号输入用端子3b上分别形成有第3凸点10。
中介基板4在其一个表面上导通IC芯片3和膜基材2。具体而言,如图3所示,在中介基板4的一个表面上设置有第1凸点9和第2凸点11,膜基材2和中介基板4通过第1凸点9实现导通;通过连接第2凸点11和第3凸点10来实现IC芯片3和中介基板4之间的导通。可以由半导体材料形成上述中介基板4,优选由硅形成上述中介基板4。并不对中介基板4的尺寸进行特别限定。例如,可以为2mm×20mm,厚度为400μm。
如图3所示,所设置的密封树脂15覆盖了膜基材2的器件孔8、膜上配线5、6以及中介基板4的形成有第1、第2凸点的面,其作用在于对键合部分进行保护使其不受外部环境的影响。
接着,根据图4和图5对中介基板4的结构进行说明。
图4是表示在中介基板4上安装IC芯片3后的结构的立体图。图5是表示IC芯片3和中介基板4在安装前的结构的立体图,其中,一部分为透视图。
如图5所示,中介基板4设置有:IC芯片连接用端子12;膜基材连接用端子13;以及中介基板上配线14。IC芯片连接用端子12是连接IC芯片的驱动信号输出用端子3a和信号输入用端子3b的端子。膜基材连接用端子13是连接膜基材2的膜上配线5、6的端子的端子。中介基板上配线14是在中介基板4内连接IC芯片连接用端子12和膜基材连接用端子13的配线。
具体而言,IC芯片连接用端子12被设置在中介基板4的中心附近,膜基材连接用端子13被设置在中介基板4的靠近外围的位置。在IC芯片连接用端子12上设置有第2凸点11,在膜基材连接用端子13上设置有第1凸点9。第2凸点11形成为能够与IC芯片3的驱动信号输出用端子3a及信号输入用端子3b上设置的第3凸点10相互吻合的结构。使第2凸点11和第3凸点10相互吻合在一起,就可得到图4所示的结构。
中介基板4的第2凸点11的间距和IC芯片3的第3凸点10的间距相等。即,由于IC芯片3是上述多输出的液晶驱动器,所以,第3凸点10的间距已实现了细间距化。具体而言,第3凸点10的间距大于0μm且小于等于20μm。因此,如图5所示,第2凸点11也形成为小于等于20μm的细间距。
另一方面,中介基板4的第1凸点9的间距要大于第2凸点11的间距。具体而言,如图4所示,第1凸点9形成为大于等于50μm的间距。即,中介基板4的膜基材连接用端子13的间距要大于IC芯片连接用端子12的间距。这样,由中介基板4的第1凸点9连接的膜基材2的膜上配线5、6的端子可形成为与第1凸点9一致的间距,该间距大于等于50μm。
如上所述,根据本实施方式的封装1的结构,在中介基板4中,IC芯片连接用端子12的间距与IC芯片3的端子间距一致,膜基材连接用端子13的间距要大于IC芯片连接用端子12的间距。所以,即使IC芯片3的端子实现了细间距化,也没有必要按照IC芯片3的端子间距对膜基材2的膜上配线5、6实施细间距化处理。即,膜基材2的膜上配线5、6(内部引线)可利用现有技术形成大于等于50μm的间距,而无需采用细间距化的结构。因此,无需进行诸如铜箔减薄处理等的技术革新,也无需引入与之相应的新型加工设备等,从而能够提供一种可显著降低技术难度并抑制成本的IC芯片封装。
如上所述,在封装1中,由于具有中介基板4,所以,可无需考虑膜基材2的端子间距而使IC芯片3的端子尽可能地实现细间距化。由此,能够缩小IC芯片3的芯片尺寸,从而能够实现成本的降低。通过上述,根据本发明的结构,无需进行技术革新,利用现有技术就能够提供一种安装有细间距化的IC芯片的IC芯片封装。
另外,在本实施方式中,以用于驱动液晶显示体的液晶驱动器封装为例对本发明的IC芯片封装进行了说明。但是,本发明的IC芯片封装并不限于此。即,本发明的IC芯片封装也可以适用于安装EL(电致发光)显示体驱动元件的封装以及安装各种便携式电子设备等装置内部所搭载的元件的封装。
接着,参照图6(a)至(e)说明上述结构的封装1的制造步骤。另外,待安装的膜基材2、IC芯片3和中介基板4中在安装前已形成有所需配线和凸点等,关于其制造工序,可采用与现有技术的IC芯片封装相同的工序,因此,省略其详细说明。
图6(a)表示尚未安装IC芯片3和中介基板4时的膜基材2的图。膜基材2已形成有膜上配线5、6和阻焊层7。如图6(b)所示,首先对膜基材2实施冲切处理以形成器件孔8。
接着,如图6(c)所示,在膜基材2上键合中介基板4。在进行该键合之前,中介基板4已形成有第1凸点9、第2凸点11以及连接第1凸点9和第2凸点11的中介基板上配线。中介基板4的键合方式为:将中介基板4上的第1凸点9和膜基材2上的连接端子的位置对准,并在位置对准的状态下利用键合工具进行加热加压处理。
接着,如图6(d)所示,在中介基板4上键合IC芯片3。在进行该键合之前,IC芯片3已形成有第3凸点10。IC芯片3的键合方式为:将IC芯片3上的第3凸点10和中介基板4上的第2凸点11的位置对准,并在位置对准的状态下利用键合工具进行加热加压处理。
最后,如图6(e)所示,用密封树脂15进行密封以保护上述键合部位使其不受外部环境的影响,从而完成封装1。IC芯片3与中介基板4的缝隙间、膜基材2与中介基板4的缝隙间、以及器件孔8内被充分填充密封树脂15,并且,在IC芯片3的周围和中介基板4的周围形成圆角。
另外,在膜基材2为长载带材料的状态下实施上述图6(a)至(e)所示的工序。然后,对上述载带材料进行冲切处理,从而可得到最终产品状态的单个封装1。
本实施方式的封装1的特征在于,尤其在图6(e)所示的密封工序中能够实现高可靠性的树脂密封。以下,对该特征进行详细说明。
图1的(a)、(b)是表示对封装1填充密封树脂15的方法的图。作为第1方法,图1的(a)表示在中介基板4的周围填充密封树脂的方法。
在上述第1方法中,用填充喷嘴(potting nozzle)20在中介基板4的周围填充密封树脂15。已填充的密封树脂在毛细管现象的作用下渗透到膜基材2和中介基板4之间的缝隙中并填充该缝隙。然后,密封树脂15从器件孔8向IC芯片3渗透并在IC芯片3的周围形成圆角,而且,密封树脂15在毛细管现象的作用下渗透到IC芯片3和中介基板4之间的缝隙中并填充该缝隙。
另外,在IC芯片3的周围形成的圆角优选的是:如图7所示,覆盖膜基材2的背面(与填充面相反的面;IC芯片3的配置面)的一部分。另外,图7所示的圆角的幅宽B优选大于等于5μm。这样,通过用圆角覆盖膜基材2的背面,可抑制由器件孔8的外缘发生的树脂裂纹,从而可提高树脂密封的可靠性。
根据上述第1方法,由于能够在中介基板4的周围可靠地形成圆角,所以,有利于提高易发生变形的部分尤其是膜基材2的形状稳定性。
另外,在上述第1方法中,IC芯片3的外缘至器件孔8的外缘的距离A优选为相对较短的距离,以使得从中介基板4的周围填充的密封树脂15能够填充膜基材2和中介基板4之间的缝隙并填充IC芯片3和中介基板4之间的缝隙。
具体而言,上述距离A优选小于等于150μm。即,根据由上述第1方法填充密封树脂15的封装1,较之于现有技术,可更小地设定器件孔8的外缘至IC芯片3的外缘的距离。其结果,封装1能够实现小型化,从而有利于降低成本。如果上述距离A大于等于150μm,IC芯片3的外缘与器件孔8的外缘之间的部分、即器件孔8内的部分形成堰状物,从而导致基于毛细管现象的树脂填充性能恶化,并对密封树脂在IC芯片3和中介基板4之间的填充性能带来恶劣影响。即,由于在IC芯片3与中介基板4之间未能填充足够的树脂,所以容易在树脂中产生气泡。另外,如果上述距离A过大,就难以在IC芯片3的周围形成圆角。例如,当上述距离A为400μm时,缺陷产品发生率较高,约为60%。
另外,如果上述距离A过小,就会发生下述问题。当上述距离A小于30μm时,器件孔8内的树脂流量变少,从而导致难以在IC芯片3的剖面形成树脂圆角,因此,IC芯片3的密封强度降低。例如,当距离A为20μm时,缺陷产品发生率较高,约为95%。所以,上述距离A优选大于等于30μm。
作为第2方法,图1的(b)表示在IC芯片3的周围填充密封树脂的方法。
在上述第2方法中,用填充喷嘴20在IC芯片3的周围填充密封树脂15。已填充的密封树脂在毛细管现象的作用下渗透到膜基材2和中介基板4之间的缝隙以及IC芯片3和中介基板4之间的缝隙中并填充上述缝隙。
根据上述第2方法,能够提高密封树脂的填充性能尤其是密封树脂在IC芯片3和中介基板4之间的缝隙中的填充性能,从而可避免发生不能填充足够的树脂这样的问题。即,根据上述第1方法,从中介基板4的周围填充的密封树脂15可能在IC芯片3的外缘与器件孔8的外缘之间形成堰状部分,从而导致基于毛细管现象的树脂填充性能恶化,并导致不能在IC芯片3与中介基板4之间填充足够的树脂。但是,根据上述第2方法,就不会发生上述第1方法中存在的上述问题。
并且,上述从中介基板4的周围填充密封树脂15的第1方法的缺点在于:容易导致中介基板4周围的树脂区域扩大,从而造成封装中禁止折曲的区域增大。但是,根据上述第2方法,由于能够缩小中介基板4周围的树脂区域,从而能够缩小封装中禁止折曲的区域。
上述第2方法优选的是:较之于通过第1方法填充密封树脂15的封装1,将IC芯片3的外缘至器件孔8的外缘的距离A设定为相对较长的距离,以使得能够从器件孔8填充足够的密封树脂15。具体而言,上述距离A优选大于等于100μm。
并且,上述距离A优选小于等于700μm(为填充喷嘴20的外形尺寸的四分之三左右)以使得小于填充喷嘴20的外形尺寸。这是因为:如果上述距离A大于填充喷嘴20的外形尺寸,填充喷嘴20的前端就能突入IC芯片3的外缘与器件孔8的外缘之间,这可能导致填充喷嘴20的前端因喷嘴设置偏差等因素而碰撞器件孔8的外缘。如果上述距离A小于填充喷嘴20的外形尺寸就不会发生上述问题。另外,上述距离A设定得小于填充喷嘴20的外形尺寸,例如,还具有这样的优点,即:通过该填充喷嘴20涂布的一部分树脂被直接涂布在膜基材2上,容易在IC芯片3的周围形成圆角。
另外,在优先考虑密封树脂在IC芯片3与器件孔8之间的缝隙中的填充性能的情况下,也可以如图8所示那样将上述距离A设定得大于等于填充喷嘴20的外形尺寸。在这种情况下,为了防止填充喷嘴20的前端碰撞器件孔8的外缘,优选将上述距离A设定得比填充喷嘴20的外形尺寸大80μm以上。其中,所述“80μm以上”是在考虑器件孔8的尺寸精度±30μm和喷嘴设置偏差50μm的基础上进行计算所得出的值。
此外,如图9的(a)所示,IC芯片3的四边的外缘至器件孔8的四边的外缘的距离A可设定为相等距离(即,a=b=c=d)。上述距离A也可以设定为不同的距离。例如,可以如图9的(b)所示,将短边之间的距离设定得大于长边之间的距离(即,a=b<c=d),这样,可对容易发生树脂剥落的短边侧的树脂进行加固。
或者,也可以如图9的(c)、(d)所示,使IC芯片3的中心和器件孔8的中心相互偏离,这样,可实现密封树脂15的单边涂布或单点涂布,从而可望提高进行树脂密封时的生产效率。即,图9的(c)例举了设a>b=c=d从而可在距离为a的长边之间实施单边涂布,图9的(d)例举了设a=b=c<d从而可在距离为d的短边之间实施单点涂布。当然,IC芯片3的外缘和器件孔8的外缘之间的距离关系并不限于上述示例。
接着,说明在本实施方式的封装1中密封树脂15的理想特性。
第一,说明密封树脂15的线膨胀系数。根据IC芯片3和膜基材2通过中介基板4实现互连的结构,用于密封IC芯片3的密封树脂存在于刚性较大的中介基板4上,因此,当密封树脂发生热膨胀或热收缩时,由于所发生的热膨胀或热收缩难以通过膜基材2的变形进行吸收,所以,在IC芯片3的周围以及IC芯片3与中介基板4的缝隙之间密封树脂15容易出现裂纹。根据现有技术的SOF结构,用于密封IC芯片周围的密封树脂存在于载带基材上,所以,该密封树脂所发生热膨胀或热收缩能够被载带基材的变形所吸收。因此,密封树脂的热膨胀或热收缩不会导致发生密封树脂裂纹等。为防止发生这种裂纹,优选将密封树脂15的线膨胀系数设定得小于现有技术的SOF结构中使用的密封树脂的线膨胀系数。
图10是表示密封树脂15的线膨胀系数与缺陷发生率之间的关系的图表,其中,上述缺陷发生率表示由树脂裂纹所导致的缺陷发生率。图11是表示密封树脂15的线膨胀系数与接合缺陷(例如,树脂接合部的剥落)发生率之间的关系的图表,其中,上述接合缺陷发生率表示温度循环后的接合缺陷发生率。
在图10中,表示在实施300次温度循环(在-40℃下30分钟,在125℃下30分钟)后的线膨胀系数与缺陷(树脂裂纹)发生率之间的关系。用立体显微镜/金属显微镜来检测两芯片的圆角部,并用红外显微镜检测芯片间的部分,从而测定是否存在缺陷。另外,在图11中,表示在实施300次温度循环(在-40℃下30分钟,在125℃下30分钟)后的线膨胀系数与缺陷(树脂接合部剥落)发生率之间的关系,表示了电气检测的评价结果。另外,作为验证确认,还对缺陷端子部的剖面进行观测并对接合部的界面状态进行确认。
如图10和图11所示,当线膨胀系数为100ppm/℃时,树脂裂纹缺陷发生率和树脂接合部缺陷发生率均为100%。当线膨胀系数为80ppm/℃时,树脂裂纹缺陷发生率降低到约70%,树脂接合部缺陷发生率降低到约30%,因此,密封树脂15的线膨胀系数优选小于等于80ppm/℃。另外,当线膨胀系数为60ppm/℃时,树脂裂纹缺陷发生率和树脂接合部缺陷发生率均大幅度降低到约5%,因此,密封树脂15的线膨胀系数优选小于等于60ppm/℃。进而,当线膨胀系数为40ppm/℃时,树脂裂纹缺陷发生率和树脂接合部缺陷发生率均约等于0%,缺陷几乎被完全克服,因此,密封树脂15的线膨胀系数优选小于等于40ppm/℃。另外,关于密封树脂15的线膨胀系数下限,主要基于密封树脂15的材料成本考虑,优选大于等于30ppm/℃。
第二,说明密封树脂15的粘度。根据IC芯片3和膜基材2通过中介基板4实现互连的结构,在膜基材2中形成器件孔8。在这种结构中,如果密封树脂15的粘度和现有技术的SOF结构所使用的密封树脂的粘度相同即0.015至0.045Pa·s左右,那么,在进行树脂填充时,由于密封树脂15的粘度过小,就很容易导致不能在IC芯片3和中介基板4之间填充足够的密封树脂(尤其在第一方法中)。关于其理由,可进行如下推测,即:如果密封树脂15的粘度过小,已填充在中介基板4的周围的密封树脂15在毛细管现象的作用下快速渗透到中介基板4与膜基材2之间并对IC芯片3的外周进行包覆密封。其结果,很容易在IC芯片3和中介基板4之间产生气泡从而导致不能填充足够的密封树脂。为防止因上述作用而导致不能填充足够的密封树脂,密封树脂15的粘度优选大于等于0.05Pa·s。
另一方面,如果密封树脂15的粘度过大,密封树脂15就难以通过器件孔8渗透到IC芯片3和中介基板4之间,从而容易导致不能在该二者之间的缝隙中填充密封树脂15。为防止发生这种不利情形,密封树脂15的粘度优选小于等于0.25Pa·s。
基于上述,密封树脂15的粘度优选大于等于0.05Pa·s且小于等于0.25Pa·s。另外,密封树脂15在常温时可不限于上述粘度范围,例如,密封树脂15通过预热而进行填充时其粘度为上述粘度范围即可(实际使用时,对常温下粘度为3至15Pa·s的树脂进行预热使其粘度达到0.05至0.25Pa·s后使用)。
第三,说明密封树脂15中含有的填料的粒径。在通常情况下,在SOF所使用的密封树脂中含有用于增加其强度的填料。在封装1中,密封树脂15中含有的填料的粒径优选小于等于1μm。
即,封装1的目的尤其在于:在IC芯片3和中介基板4之间,实施细间距的凸点连接。在发生键合偏差等的情况下,凸点间隔的最小值为1μm左右。将密封树脂15中含有的填料的粒径设定为小于等于1μm,这样,即使凸点间隔的最小值为1μm左右,也能够在IC芯片3和中介基板4之间良好地填充足够的树脂。
本实施方式的IC芯片封装适用于既缩小了芯片尺寸又实现了多输出化的IC芯片。本实施方式的IC芯片封装诸如可应用在将上述IC芯片用作液晶驱动器的液晶显示装置中。
如上所述,本发明的IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装的特征在于,上述IC芯片和上述封装基材通过中介基板实现互连,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,上述密封树脂的线膨胀系数小于等于80ppm/℃,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组。
根据现有技术中在由载带构成的封装基材上安装IC芯片的SOF结构,当用于密封IC芯片和封装基材的键合部分的密封树脂发生热膨胀或热收缩时,能够被载带的变形所吸收。但是,根据IC芯片和封装基材通过中介基板实现互连的结构,上述密封树脂存在于刚性较大的中介基板上,因此,上述密封树脂所发生的热膨胀或热收缩不能被封装基材的变形所吸收,从而容易导致发生密封树脂裂纹等缺陷。
根据本发明的上述结构,上述密封树脂的线膨胀系数小于等于80ppm/℃,由此,可抑制密封树脂的热膨胀和热收缩,从而能够防止发生上述裂纹。
上述IC芯片封装更优选:上述密封树脂的线膨胀系数小于等于60ppm/℃。上述IC芯片封装进一步优选:上述密封树脂的线膨胀系数小于等于40ppm/℃。
另外,本发明的IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装的特征在于,上述IC芯片和上述封装基材通过中介基板实现互连,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,上述密封树脂的粘度大于等于0.05Pa·s且小于等于0.25Pa·s,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组。
根据上述封装基材中形成器件孔的结构,如果密封树脂的粘度和现有技术的SOF结构所使用的密封树脂的粘度相同,那么,在进行树脂填充时,由于密封树脂的粘度过小,密封树脂就会通过器件孔进行过快的渗透,其结果,IC芯片和中介基板之间的气泡未能完全排出,从而导致不能填充足够的密封树脂。
根据本发明的上述结构,上述密封树脂的粘度大于等于0.05Pa·s且小于等于0.25Pa·s,由此能够防止发生上述不能填充足够的密封树脂的不利情形。另外,密封树脂在常温时可不限于上述粘度范围,例如,密封树脂通过加热而进行填充时其粘度为上述粘度范围即可。
另外,本发明的IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装的特征在于,上述IC芯片和上述封装基材通过中介基板实现互连,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,上述密封树脂中含有的填料的粒径小于等于1μm,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组。
根据本发明的上述结构,密封树脂中含有的填料的粒径小于等于1μm,由此,即使凸点间隔的最小值为1μm左右,也能够在IC芯片和中介基板之间填充足够的树脂。
另外,上述各IC芯片封装优选的是:上述密封树脂在上述IC芯片的周围形成圆角,该圆角覆盖上述封装基板的IC芯片搭载面的一部分。
另外,上述各IC芯片封装优选的是:上述密封树脂覆盖上述封装基板的IC芯片搭载面的自器件孔外缘起至少5μm的部分。
根据上述结构,封装基材的背面(即,IC芯片搭载面)被圆角覆盖,由此,可抑制由器件孔的外缘发生的树脂裂纹,从而可提高树脂密封的可靠性。
另外,本发明的IC芯片封装制造方法是一种用于制造IC芯片封装的方法,该IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装制造方法的特征在于,通过中介基板实现上述IC芯片和上述封装基材之间的互连,其中,上述中介基板包括封装基材连接端子组、IC芯片连接端子组和配线,上述封装基材连接端子组用于连接上述封装基材所具备的连接端子组,上述IC芯片连接端子组用于连接上述输入输出端子组,上述配线用于连接上述封装基材连接端子组和上述IC芯片连接端子组,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中;用密封树脂对上述封装基材、上述IC芯片和上述中介基板的键合部分进行密封,其中,通过对上述中介基板的周围实施树脂涂布的方式来提供上述密封树脂。
根据上述结构,由于能够在中介基板的周围可靠地形成圆角,所以,有利于提高易发生变形的部分尤其是封装基材的形状稳定性。另外,较之于现有技术,可更小地设定器件孔的外缘至IC芯片的外缘的距离。其结果,IC芯片封装本身能够实现小型化,从而有利于降低成本。
另外,本发明的IC芯片封装制造方法是一种用于制造IC芯片封装的方法,该IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,本发明的IC芯片封装制造方法的特征在于,通过中介基板实现上述IC芯片和上述封装基材之间的互连,其中,上述中介基板包括封装基材连接端子组、IC芯片连接端子组和配线,上述封装基材连接端子组用于连接上述封装基材所具备的连接端子组,上述IC芯片连接端子组用于连接上述输入输出端子组,上述配线用于连接上述封装基材连接端子组和上述IC芯片连接端子组,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中;用密封树脂对上述封装基材、上述IC芯片和上述中介基板的键合部分进行密封,其中,通过对上述IC芯片的周围实施树脂涂布的方式来提供上述密封树脂。
根据上述结构,能够提高密封树脂的填充性能尤其是密封树脂在IC芯片和中介基板之间的缝隙中的填充性能,从而可避免发生不能填充足够的树脂这样的问题。
Claims (9)
1.一种IC芯片封装,包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,该IC芯片封装的特征在于,
上述IC芯片和上述封装基材通过中介基板实现互连,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组,
上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,
上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,
上述密封树脂的线膨胀系数小于等于80ppm/℃。
2.根据权利要求1所述的IC芯片封装,其特征在于:
上述密封树脂的线膨胀系数小于等于60ppm/℃。
3.根据权利要求1所述的IC芯片封装,其特征在于:
上述密封树脂的线膨胀系数小于等于40ppm/℃。
4.一种IC芯片封装,包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,该IC芯片封装的特征在于,
上述IC芯片和上述封装基材通过中介基板实现互连,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组,
上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,
上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,
上述密封树脂的粘度大于等于0.05Pa·s且小于等于0.25Pa·s。
5.一种IC芯片封装,包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,该IC芯片封装的特征在于,
上述IC芯片和上述封装基材通过中介基板实现互连,其中,上述中介基板包括:封装基材连接端子组,用于连接上述封装基材所具备的连接端子组;IC芯片连接端子组,用于连接上述输入输出端子组;以及配线,用于连接上述封装基材连接端子组和上述IC芯片连接端子组,
上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中,
上述封装基材、上述IC芯片和上述中介基板的键合部分被密封树脂密封,
上述密封树脂中含有的填料的粒径小于等于1μm。
6.根据权利要求1至5中的任意一项所述的IC芯片封装,其特征在于:
上述密封树脂在上述IC芯片的周围形成圆角;
上述圆角覆盖上述封装基板的IC芯片搭载面的一部分。
7.根据权利要求6所述的IC芯片封装,其特征在于:
上述密封树脂覆盖上述封装基板的IC芯片搭载面的自上述器件孔外缘起至少5μm的部分。
8.一种IC芯片封装制造方法,其中,该IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,该IC芯片封装制造方法的特征在于:
通过中介基板实现上述IC芯片和上述封装基材之间的互连,其中,上述中介基板包括封装基材连接端子组、IC芯片连接端子组和配线,上述封装基材连接端子组用于连接上述封装基材所具备的连接端子组,上述IC芯片连接端子组用于连接上述输入输出端子组,上述配线用于连接上述封装基材连接端子组和上述IC芯片连接端子组,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中;
用密封树脂对上述封装基材、上述IC芯片和上述中介基板的键合部分进行密封,其中,通过对上述中介基板的周围实施树脂涂布的方式来提供上述密封树脂。
9.一种IC芯片封装制造方法,其中,该IC芯片封装包括IC芯片和用于安装该IC芯片的封装基材,该IC芯片具有输入输出端子组,该封装基材具有连接端子组,该IC芯片封装制造方法的特征在于:
通过中介基板实现上述IC芯片和上述封装基材之间的互连,其中,上述中介基板包括封装基材连接端子组、IC芯片连接端子组和配线,上述封装基材连接端子组用于连接上述封装基材所具备的连接端子组,上述IC芯片连接端子组用于连接上述输入输出端子组,上述配线用于连接上述封装基材连接端子组和上述IC芯片连接端子组,上述IC芯片被配置在器件孔内,该器件孔形成在上述封装基材中;
用密封树脂对上述封装基材、上述IC芯片和上述中介基板的键合部分进行密封,其中,通过对上述IC芯片的周围实施树脂涂布的方式来提供上述密封树脂。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP333702/2006 | 2006-12-11 | ||
JP2006333702A JP4219953B2 (ja) | 2006-12-11 | 2006-12-11 | Icチップ実装パッケージ、およびその製造方法 |
PCT/JP2007/073197 WO2008072491A1 (ja) | 2006-12-11 | 2007-11-30 | Icチップ実装パッケージ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101563774A true CN101563774A (zh) | 2009-10-21 |
CN101563774B CN101563774B (zh) | 2011-11-09 |
Family
ID=39511515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007800456775A Expired - Fee Related CN101563774B (zh) | 2006-12-11 | 2007-11-30 | Ic芯片封装及其制造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8193627B2 (zh) |
JP (1) | JP4219953B2 (zh) |
CN (1) | CN101563774B (zh) |
TW (1) | TWI361478B (zh) |
WO (1) | WO2008072491A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113539138A (zh) * | 2020-04-20 | 2021-10-22 | 三星显示有限公司 | 显示装置以及接合装置 |
US20230061850A1 (en) * | 2021-08-26 | 2023-03-02 | Kabushiki Kaisha Toshiba | Disk device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN202276549U (zh) * | 2011-09-26 | 2012-06-13 | 番禺得意精密电子工业有限公司 | 电连接组件 |
WO2016006392A1 (ja) * | 2014-07-09 | 2016-01-14 | 株式会社村田製作所 | 電子部品内蔵モジュール |
DE102017130342A1 (de) * | 2017-12-18 | 2019-06-19 | Melexis Bulgaria Ltd. | Verstärkte elektronische Vorrichtung für einen Elektromotor |
KR20230023834A (ko) * | 2020-12-09 | 2023-02-20 | 주식회사 솔루엠 | 에어포켓 방지 기판, 에어포켓 방지 기판 모듈, 이를 포함하는 전기기기 및 이를 포함하는 전기기기의 제조 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0766326A (ja) | 1993-08-30 | 1995-03-10 | Nippondenso Co Ltd | 半導体装置 |
JP2000208536A (ja) | 1999-01-12 | 2000-07-28 | Nitto Denko Corp | 半導体装置の製法 |
JP3967263B2 (ja) * | 2002-12-26 | 2007-08-29 | セイコーインスツル株式会社 | 半導体装置及び表示装置 |
JPWO2005080502A1 (ja) | 2004-02-24 | 2007-08-02 | 松下電工株式会社 | アンダーフィル用液状エポキシ樹脂組成物および同組成物を用いて封止した半導体装置 |
JP4451214B2 (ja) | 2004-05-21 | 2010-04-14 | シャープ株式会社 | 半導体装置 |
JP2006261519A (ja) * | 2005-03-18 | 2006-09-28 | Sharp Corp | 半導体装置及びその製造方法 |
JP2007335607A (ja) * | 2006-06-14 | 2007-12-27 | Sharp Corp | Icチップ実装パッケージ、及びこれを用いた画像表示装置 |
JP4116055B2 (ja) * | 2006-12-04 | 2008-07-09 | シャープ株式会社 | 半導体装置 |
JP4430062B2 (ja) * | 2006-12-06 | 2010-03-10 | シャープ株式会社 | Icチップ実装パッケージの製造方法 |
-
2006
- 2006-12-11 JP JP2006333702A patent/JP4219953B2/ja active Active
-
2007
- 2007-11-30 CN CN2007800456775A patent/CN101563774B/zh not_active Expired - Fee Related
- 2007-11-30 WO PCT/JP2007/073197 patent/WO2008072491A1/ja active Application Filing
- 2007-11-30 US US12/448,106 patent/US8193627B2/en active Active
- 2007-12-07 TW TW096146884A patent/TWI361478B/zh active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113539138A (zh) * | 2020-04-20 | 2021-10-22 | 三星显示有限公司 | 显示装置以及接合装置 |
US20230061850A1 (en) * | 2021-08-26 | 2023-03-02 | Kabushiki Kaisha Toshiba | Disk device |
US11929103B2 (en) * | 2021-08-26 | 2024-03-12 | Kabushiki Kaisha Toshiba | Disk device |
Also Published As
Publication number | Publication date |
---|---|
JP4219953B2 (ja) | 2009-02-04 |
TW200843052A (en) | 2008-11-01 |
US8193627B2 (en) | 2012-06-05 |
WO2008072491A1 (ja) | 2008-06-19 |
TWI361478B (en) | 2012-04-01 |
JP2008147463A (ja) | 2008-06-26 |
CN101563774B (zh) | 2011-11-09 |
US20090273071A1 (en) | 2009-11-05 |
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C06 | Publication | ||
PB01 | Publication | ||
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C14 | Grant of patent or utility model | ||
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CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20111109 Termination date: 20141130 |
|
EXPY | Termination of patent right or utility model |