CN101557212A - 半导体器件和用于半导体器件的时序调整方法 - Google Patents

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CN101557212A CNA2009101335209A CN200910133520A CN101557212A CN 101557212 A CN101557212 A CN 101557212A CN A2009101335209 A CNA2009101335209 A CN A2009101335209A CN 200910133520 A CN200910133520 A CN 200910133520A CN 101557212 A CN101557212 A CN 101557212A
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Abstract

本发明提供一种半导体器件和用于半导体器件的时序调整方法。在半导体器件中，延迟电路被构造为基于内部设置数据延迟输入信号以输出作为时序信号。延迟确定部件被构造为基于多个延迟信号，确定通过延迟时序信号获得的多个延迟信号中的每一个的延迟状态。程序部件被构造为基于延迟状态改变内部设置数据。

Description

半导体器件和用于半导体器件的时序调整方法
技术领域
本发明涉及一种半导体器件和用于该半导体器件的时序调整方法，特别地，涉及一种自动调整内部时序的半导体器件和用于该半导体器件的时序调整方法。
背景技术
已知内部时序信号(下面，仅称为“时序信号”)用来控制半导体器件的电路部件中的每一个的操作。例如，通过延迟电路，根据外部时钟信号产生时序信号。最近，在半导体器件中，已经为了减小功耗量的需求而发展了降低电源电压。随着电源电压的降低，晶体管的延迟时间(tpd)对于阈值电压Vth和电源电压VDD的变化的依赖性增加。因此，延迟电路中的延迟时间的变化可能增加。由于延迟电路的变化的这种增加，可能难以确保半导体器件中的内部操作余裕。
作为抑制延迟电路中的延迟时间的变化的方法，能够考虑将电阻元件集成到延迟电路中作为延迟元件。由此，能够抑制延迟电路的晶体管中的阈值电压Vth和电源电压VDD的变化的影响。结果，能够抑制延迟电路中的延迟时间的变化。例如，在日本专利No.3,866,594中描述的“Delay Circuit，Semiconductor Storage Device and Method forcontrolling Semiconductor Storage Device”中描述了在延迟电路中使用电阻元件。
结合上面的描述，日本专利申请(JP-A-平10-294379(对应于美国专利No.5,796,993))公开了“Method and Apparatus for Optimizationof Semiconductor Device by Using On-chip Confirmation Circuit”。该方法优化半导体集成电路器件的时序。该方法包括(a)接收控制延迟量；(b)基于控制延迟量产生修改后的器件时序；(c)通过使用芯片上(on-chip)确认电路来测试修改后的器件时序，以确定半导体集成电路器件是否能够用作器件；(d)接收新的控制延迟量，其中新的控制延迟量取代控制延迟量，并且新的控制延迟量不同于控制延迟量；以及(e)重复步骤(b)至(e)，以确定用于半导体集成电路器件的最优控制延迟量。
改变延迟电路中的延迟时间的其他因素包括制造变化。在有电阻元件的较大制造变化的工艺中，使用电阻元件的延迟电路除受到晶体管的制造变化影响之外，还受到电阻元件的制造变化影响。因此，即使能够抑制晶体管的阈值电压Vth和电源电压VDD的变化，但是由于制造变化的影响，延迟电路中的延迟时间的变化可能没有充分地被减小。需要一种抑制延迟时间中包括制造变化的变化的技术。
发明内容
本发明的主旨是提供一种半导体器件和时序调整方法，其中能够抑制延迟电路中的包括制造变化的延迟时间的变化。
在本发明的一个方面中，一种半导体器件，包括：延迟电路，其被构造为基于内部设置数据延迟输入信号以输出作为时序信号；延迟确定部件，其被构造为基于多个延迟信号，确定通过延迟时序信号获得的多个延迟信号中的每一个的延迟状态；以及程序部件，其被构造为基于延迟状态改变内部设置数据。
在本发明的另一方面中，通过以下步骤获得半导体器件的调整时序的方法：由延迟电路基于内部设置数据延迟输入信号以输出作为时序信号；基于多个延迟信号，确定通过顺序地延迟时序信号获得的多个延迟信号中的每一个的延迟状态；以及基于延迟状态改变内部设置数据，从而时序信号接近最优信号。
在本发明的再一方面中，一种半导体器件包括：第一电路，其被构造为根据输入信号产生多个输出信号；以及确定电路，其被构造为基于预定时段期间多个输出信号的状态调整输入信号。
根据本发明，能够提供能够抑制延迟电路中包括制造变化的延迟时间的变化的半导体器件。
附图说明
结合附图从某些优选实施例的下列描述，本发明的上述及其他目的、优点和特点将更加明显，其中：
图1是示出根据本发明实施例的半导体器件的构造的框图；
图2是示出根据本发明实施例的外围电路的构造的示例的框图；
图3是示出根据本发明实施例的单元阵列核心(core)的构造的示意图；
图4A和4B是示出根据本发明实施例的延迟电路的示例的电路图；
图5是根据本发明实施例的半导体器件的时序调整方法的时序图；
图6是根据本发明实施例的半导体器件的时序调整方法的时序图；
图7是根据本发明实施例的半导体器件的时序调整方法的时序图；
图8是示出根据本发明实施例的延迟确定部件的构造的另一示例的框图；
图9是示出根据本发明实施例的延迟电路的另一示例的电路图；以及
图10是示出根据本发明实施例的延迟电路的再一示例的电路图。
具体实施方式
下面，将参考附图详细描述根据本发明的半导体器件。
图1是示出根据本发明实施例的半导体器件的构造的框图。半导体器件1被示例为存储器或混合存储器LSI(大规模集成电路)。半导体器件1包括单元阵列核心3和外围电路4。单元阵列核心3和外围电路4用作存储器并被示例为DRAM核心。
单元阵列核心3在外围电路4的控制下存储数据。对于该控制，使用来自之后将描述的外围电路4的控制电路7的时序信号。单元阵列核心3具有多个单元阵列核心3-1至3-n(n是自然数)。下面，这些核心可以被仅仅称为单元阵列核心3，除非它们需要被特别地区分。单元阵列核心3包括单元阵列(Cell)51、字线驱动部件(WD)52和读出放大器部件(SA)53。单元阵列51包括矩阵中的多条字线WL、多条位线BL和布置在多条字线WL与多条位线BL(Bit)的交叉点处的多个单元36。字线驱动部件52具有字线驱动电路21、位线预充电电路22和行解码器(未示出)。读出放大器部件53具有多个读出放大器和读出放大器驱动电路23。
图3是示意地示出本实施例中的单元阵列核心的构造的电路图。单元阵列核心3具有位线Bit(T)和Bit(N)、字线WL、存储单元36、预充电控制线PDL、读出放大器控制线SAP和SAN、字线驱动电路31、位线预充电驱动电路32、读出放大器驱动电路33、读出放大器34和预充电电路37。
位线Bit(T)和Bit(N)在Y方向上延伸。位线Bit(T)和Bit(N)通过外围电路4的列解码器(未示出)来进行选择。字线WL在正交于Y方向的X方向上延伸并被连接到字线驱动电路21。字线WL通过行解码器(未示出)进行选择。存储单元36被设置在位线Bit(T)和Bit(N)与字线WL的交叉点。存储单元36包括选择晶体管Qc和单元电容Cs。
字线驱动电路31将用于驱动存储单元36的选择晶体管Qc的电压(对于高状态为VPP(例如，2.5V)并且对于低状态为VKK(例如，0.4V))提供到字线WL。读出放大器驱动电路33通过读出放大器控制线SAP、SAN分别将用于驱动读出放大器34的电压(高侧VDD(例如，1.0V)和低侧GND(例如，0V))提供到读出放大器34。基于从读出放大器驱动电路33或其它控制电路提供的控制信号
Figure A20091013352000091
和/
Figure A20091013352000092
，读出放大器34检测一对位线Bit(T)和Bit(N)之间的电压差并放大该差值。基于该放大的电势差，读取存储单元36中的数据。预充电电路37将该对位线Bit(T)和Bit(N)预充电到基准电压VDD/2。位线预充电控制电路32通过预充电控制线PDL将用于驱动预充电电路37的电压(对于高状态为VPD(例如，1.2V)并且对于低状态为GND(例如，0V))提供到预充电电路37。如下所述，通过来自外围电路4的控制电路7的控制信号，控制提供上面的每个电压所处的时序。
再次参考图1，半导体器件1中包括的外围电路4控制单元阵列核心3。外围电路4具有BIST(内建自测(Built In Self Test))电路5、程序电路6、控制电路7和I/O部件8。
控制电路7控制单元阵列核心3的操作。控制电路7具有延迟部件7a(之后将描述)用于产生时序信号，该时序信号用于控制每个电路的操作。延迟部件7a基于内部设置产生通过由延迟电路延迟诸如外部时钟信号的输入信号获得的时序信号(例如，S1、S2、S3、T)。产生的时序信号S1至S3被输出到单元阵列核心3，并且产生的时序信号T被输出到BIST电路5。
BIST电路5测试半导体器件1的操作。BIST电路5包括延迟确定部件5a(之后将描述)，用于基于由延迟部件7a产生的时序信号T确定时序信号T的延迟状态。该延迟状态由，例如，延迟量的大小和程度以及与输入信号的相关性来表示。时序信号T的延迟状态对应于时序信号S1至S3的延迟状态。已确定的延迟状态被输出到程序电路6。
程序电路6执行半导体器件1的每个电路的编程。程序电路6包括延迟程序电路6a，用于基于由延迟确定部件5a确定的延迟状态产生将延迟部件7a的内部设置改变为最优值的延迟改变信号K。延迟程序电路6a输出延迟改变信号K到延迟部件7a。延迟部件7a根据延迟改变信号K改变延迟电路中的信号延迟量。
I/O部件8输入数据到单元阵列核心并从单元阵列核心3输出数据。I/O部件8包括列解码器和I/O缓冲器(未示出)。
图2是示出根据本实施例的外围电路构造的示例的框图。外围电路4包括控制电路7中的延迟部件7a、BIST电路5中的延迟确定部件5a以及程序电路6中的延迟程序电路6a。
延迟部件7a包括彼此串联连接的多个延迟电路11，以产生用于控制各个电路的操作的多个时序信号。每个延迟电路11中的输入信号的延迟量能够被独立地设置。在图2中所示的示例中，包括延迟电路11-1至11-3。但是，本发明的延迟电路的数目不局限于该示例，并且可以包括任何数目的延迟电路。即，基于作为输入信号的时钟信号C1，延迟电路11-1通过根据内部设置延迟时钟信号C1产生时序信号S1。然后，时序信号S1被输出到单元阵列核心3，例如，作为用于字线驱动电路31中的字线WL的时序信号。在该时序，字线WL的电压(WORD)从VKK升压到VPP。
基于时序信号S1，延迟电路11-2通过根据内部设置延迟时序信号S1产生时序信号S2。然后，时序信号S2被输出到单元阵列核心3，例如，作为读出放大器使能信号SE(
Figure A20091013352000101
，/
Figure A20091013352000102
)和用于读出放大器驱动电路33的读出放大器控制线SAP和SAN的时序信号。在该时序，位线Bit(T)和Bit(N)的电压BIT被升压至VDD和降低至GND，从而读取数据。
基于时序信号S2，延迟电路11-3通过根据内部设置延迟时序信号S2产生时序信号S3。然后，时序信号S3被输出到单元阵列核心3，例如，作为用于字线驱动电路31的字线WL的时序信号、用于读出放大器控制线SAP和SAN的时序信号以及用于位线预充电控制电路32的预充电控制线PDL的时序信号(EQ)。在该时序，字线WL的电压(WORD)从VPP降低至VKK，并且位线Bit(T)和Bit(N)的电压BIT被预充电至VDD/2。
图4A是示出根据本实施例的延迟电路的示例的电路图。如图4A中所示，延迟电路11具有电阻控制部件41和彼此串联连接的第一级中的电路和第二级中的电路。
基于来自延迟程序电路6a的延迟改变信号K(之后将描述)，电阻控制部件41产生控制信号K1(K11至K1p)并提供控制信号K1到电阻部件42-1，并且产生控制信号K2(K21至K2p)并提供控制信号K2到电阻部件42-2。电阻控制部件41预先具有表示延迟改变信号K和控制信号K1(K11至K1p)以及控制信号K2(K21至K2p)之间的关系的数据。
第一级中的电路包括第一反相器INV1、电阻部件42-1和MOS电容器。第一反相器INV1是CMOS型反相器并具有PMOS晶体管MP101和NMOS晶体管MN101。黑点表示较低(lower)阈值电压型晶体管。PMOS晶体管MP101的源极被连接到电源VDD。NMOS晶体管MN101的源极被连接到电源GND。NMOS晶体管MN101的栅极和PMOS晶体管MP101的栅极的公共连接被连接到输入端IN，并且NMOS晶体管MN101的漏极和PMOS晶体管MP101的漏极的公共连接被连接到电阻部件42-1的一端。
例如，如图4B中所示，电阻部件42-1包括主电阻R0和校正电阻R1至Rp(p是自然数)。主电阻R0和校正电阻R1至Rp被彼此串联连接。主电阻R0确定电阻部件42-1的主电阻值。校正电阻R1至Rp分别被并联连接到晶体管TrR1至TrRP。来自电阻控制部件41的控制信号K11至K1p分别被提供给晶体管TrR1至TrRP的栅极。基于控制信号K11至K1p，晶体管TrR1至TrRP分别选择或不选择校正电阻R1至Rp。结果，与R0+(被晶体管选择的电阻的电阻值的总和)一样，能够使得电阻部件42-1的电阻值可以变化。
MOS电容器具有PMOS晶体管MP103。PMOS晶体管MP103的栅极被连接到电阻部件42-1的另一端，并且PMOS晶体管MP 103的源极和漏极被连接到电源电压VDD作为PMOS晶体管MP103的基底栅极电势。
第二级中的电路包括第二反相器INV2、电阻部件42-2和MOS电容器。第二反相器INV2是CMOS型反相器并具有PMOS晶体管MP102和NMOS晶体管MN102。PMOS晶体管MP102的源极被连接到电源VDD。NMOS晶体管MN102的源极被连接到电源GND。NMOS晶体管MN102的栅极和PMOS晶体管MP102的栅极的公共连接被连接到PMOS晶体管MP103的栅极和电阻部件42-1之间的连接点，并且NMOS晶体管MN102的漏极和PMOS晶体管MP102的漏极的公共连接被连接到电阻部件42-2的一端。
由于电阻部件42-2与电阻部件42-1除了下述不同之外相同，即不同之处在于从电阻控制部件41提供控制信号K21至K2p而不是控制信号K11至K1p，因此省略对其的描述。结果，与R0+(被晶体管选择的电阻的电阻值的总和)一样，电阻部件42-2的电阻值能够被使得可以变化。MOS电容器具有MOS晶体管MN103。MOS晶体管MN103的栅极被连接到电阻部件42-2的另一端和输出端OUT，并且MOS晶体管MN103的源极和漏极被连接到接地电源GND作为NMOS晶体管NM103的基底栅极电势。
在延迟电路11中，第一反相器INV1反转提供给输入端IN的信号并输出反转后的信号，然后，第二反相器INV2反转第一反相器INV1的输出，并输出反转后的信号。由此，从输出端OUT输出根据提供给输入端IN的信号延迟的与输入信号同相的信号。尽管图4A示出了两级反相器，但是也可以使用四级或六级反相器。当延迟电路要将与提供给输入端IN的信号相反相位的信号输出时，使用奇数级反相器。
延迟电路11与日本专利3,866,594中描述的延迟电路除了以下方面之外相同，即电阻部件42的电阻值可变(提供了电阻部件42-1和42-2以及电阻控制部件41)。由于延迟电路集成了电阻元件作为延迟元件，因此能够抑制延迟电路中电源电压VDD和晶体管的阈值电压Vth的变化的影响。
参考图2，延迟确定部件5a具有延迟信号产生部件23和延迟评估部件20。延迟信号产生部件23顺序地延迟从延迟部件7a输出的最后时序信号S，并产生多个延迟信号T。但是，多个延迟信号T由多个延迟单元21产生，并且多个延迟单元21的输出是多个延迟信号T。
在图2中所示的示例中，来自三个延迟单元22-1至22-3的输出被定义为三个延迟信号T1至T3。即，延迟单元21-1延迟作为最后的时序信号S3的时序信号T。延迟单元21-1的输出是延迟信号T1。延迟单元21-2延迟延迟信号T1。延迟单元21-2的输出是延迟信号T2。延迟单元21-3延迟延迟信号T2。延迟单元21-3的输出是延迟信号T3。但是，本发明的延迟单元的数目不限于该示例，并且可以使用任何数目的延迟单元来产生任何数目的延迟信号。
延迟评估部件20基于多个延迟信号T在某一时间点确定多个延迟信号T中的每一个的延迟状态。即，在某一时间点，通过锁存电路22同时锁存多个延迟信号T，并通过确定电路24确定被锁存的信号的值。
在图2中所示的示例中，在时钟信号C2(从C1开始1个时钟之后的时钟信号)，分别通过锁存电路22-1至22-3同时锁存三个延迟信号T1至T3，并且被锁存的信号的值被输出到确定电路24。例如，当在某一时间时序信号T(S3)从低变为高时，在自时序信号T起的延迟单元21-1的延迟量之后，延迟信号T1从低变为高。在自延迟信号T1起的延迟单元21-2的延迟量之后，延迟信号T2从低变为高。在自延迟信号T2起的延迟单元21-3的延迟量之后，延迟信号T从低变为高。
此时，取决于当锁存电路22-1至22-3同时被操作时的时序，以下四种情况是可能的：(1)延迟信号T1至T3中的任何一个都不变为高，(2)只有延迟信号T1变为高，(3)延迟信号T1和T2变为高，以及(4)所有延迟信号T1至T3变为高。
确定电路24将关于延迟状态的数据输出到程序电路6a，即，在上述示例中，在上述情况(1)中，延迟信号(T1，T2，T3)＝延迟状态(0，0，0)，在上述情况(2)中，延迟信号(T1，T2，T3)＝延迟状态(1，0，0)，在上述情况(3)中，延迟信号(T1，T2，T3)＝延迟状态(1，1，0)，以及在上述情况(4)中，延迟信号(T1，T2，T3)＝延迟状态(1，1，1)。
基于从确定电路24输出的关于延迟状态的数据，延迟程序电路6a产生延迟改变信号K用于将预先根据延迟状态设置的延迟部件7的内部设置改变为最优值，并输出该延迟改变信号K到延迟部件7a的每个延迟电路11。延迟程序电路6a预先具有表示关于延迟状态的数据和输出的延迟改变信号K之间的关系的数据。
基于以下概念设置延迟改变信号K。
由于时序信号S3(T)的时序中的变化导致发生上述多种情况((1)至(4))。例如，在设计中上述情况(2)中的时序是最优的情况下，在上述情况(1)中，时序信号S3(T)的时序太早，在上述情况(3)中，时序信号S3(T)的时序太迟，并且在上述情况(4)中的时序信号S3(T)的时序与情况(3)中的时序相比太迟。
可以理解，由于由制造变化的影响所引起的延迟电路11-1至11-3的延迟量中的变化导致发生时序信号S3(T)的时序中的这种变化。特别地，在如图4A和4B所示的使用电阻元件的延迟电路中，由于电源电压VDD的影响和晶体管的阈值电压Vth的影响被抑制，因此制造变化的影响很大。由此，通过取决于多种情况的每一种，调整每个延迟电路11-1至11-3的延迟量，能够优化时序信号S3(T)的时序(例如，在上述情况(2)中)。例如，在上述情况(1)中，延迟电路11-1至11-3中的每一个的延迟量可以减小；在上述情况(3)中，延迟电路11-1至11-3中的每一个的延迟量可以增加；并且在上述情况(4)中，可以使延迟电路11-1至11-3中的每一个的延迟量大于情况(3)中的延迟量。具体地，在上述情况(1)中，延迟改变信号K变为用于减小延迟电路11-1至11-3中的每一个的延迟量的信号。在延迟程序电路6a中预设减小的程度。在上述情况(3)中，延迟改变信号K变为用于增加延迟电路11-1至11-3中的每一个的延迟量的信号。在延迟程序电路6a中预设增加的程度。在上述情况(4)中，延迟改变信号K变为用于使延迟电路11-1至11-3中的每一个的延迟量大于上述情况(3)中的延迟量的信号。在延迟程序电路6a中预设增加的程度。
基于延迟改变信号K，延迟部件7a的延迟电路11-1至11-3中的每一个响应于由电阻控制部件41产生的控制信号K11至K1p和控制信号K21至K2p，改变电阻部件42-1和42-2。因此，延迟电路11-1至11-3中的每一个的延迟量被改变。
可以理解，延迟电路11-1至11-3基本上相等地受半导体器件的制造变化的影响。因此，可以理解，因为延迟电路11-1至11-3中的每一个具有类似的制造变化，因此发生时序信号S3中的变化。在本实施例中，通过如上所述改变延迟电路11-1至11-3中的每一个的延迟量，能够防止由于制造变化的影响导致的延迟电路11-1至11-3的延迟量中的变化所引起的时序信号S1至S3(T)的时序中的变化。
根据本发明，如上所述，提供自测电路和调整电路(延迟确定部件5a和延迟程序电路6a)，以调整由于制造变化引起的延迟电路的器件特性的变化。即，测试电路(延迟确定部件5a)确定由晶体管元件和电阻元件中的变化的影响引起的延迟电路的延迟时间变化的状态。该结果(延迟量大/小)通过调整电路(延迟程序电路6a)(延迟路径被缩短/延长)反馈到延迟电路(延迟电路11-1至11-3)。以此方式，能够校正内部时序中的改变(shift)(时序信号S 1至S3)。
反馈调整量能够被存储在程序电路(延迟程序电路6a)中。每当包括半导体器件1的设备通电时，存储在程序电路6a中的数据能够被取到延迟电路11-1至11-3中的每一个中。结果，在半导体器件1的制造过程中以及在半导体器件的使用过程中，能够在初始测试中调整延迟电路11-1至11-3。
当单元阵列核心3的存储区大时，来自具有最小内部余裕的最远单元阵列核心(图1中的单元阵列核心3-1)的内部时序信号T’能够用于确定。因此，即使当单元阵列核心3的存储区大时，延迟电路也能够被适当地调整。
接下来，将主要参考图2和图5至7描述根据本实施例的半导体器件的时序调整方法(半导体器件的操作)。图5至7示出根据本实施例的半导体器件的时序调整方法中的时序图。图5至7的(a)部分示出了时钟信号CLK，图5至7的(b)部分示出了时序信号S1，图5至7的(c)部分示出了时序信号S2，并且图5至7的(d)示出了时序信号S3。图5至7的(e)部分示出了延迟信号T1，图5至7的(f)部分示出了延迟信号T2，并且图5至7的(g)部分示出了延迟信号T3。这里，将描述三个时序信号(S1至S3)和三个延迟信号(T1至T3)的情况。
首先，参考图5，将描述时序信号S1至S3为最优的情况。如图5中所示，时钟信号CLK被提供给控制电路7的延迟部件7a。在时间t10，时钟信号CLK被设为高状态(第一时钟C1)。响应于此，经过时段Δ11之后，在时间t11，从延迟电路11-1输出的时序信号S 1被设为高状态。时序信号S1的高状态被传输到单元阵列核心3，并且因此，进行预定的操作。
如上所述，在时间t11，时序信号S1被设为高状态。响应于此，经过时段Δ12之后，在时间t12，从延迟电路11-2输出的时序信号S2被设为高状态。时序信号S2的高状态被传输到单元阵列核心3，并且因此，进行预定的操作。
如上所述，在时间t12，时序信号S2被设为高状态。响应于此，经过时段Δ13之后，在时间t13，从延迟电路11-3输出的时序信号S3被设为高状态。时序信号S3的高状态被传输到单元阵列核心3，并且因此，进行预定的操作。
作为时序信号S3的时序信号T被提供给延迟确定部件5a。在时间t13，时序信号S3(时序信号T)被设为高状态。响应于此，经过时段Δa之后，在时间ta1，从延迟单元21-1输出的延迟信号T1被设为高状态。延迟信号T1的高状态被传输到锁存电路22-1。
如上所述，在时间ta1，延迟信号T1被设为高状态。响应于此，经过时段Δb之后，在时间tb1，从延迟单元21-2输出的延迟信号T2被设为高状态。延迟信号T2的高状态被传输到锁存电路22-2。
如上所述，在时间tb1，延迟信号T2被设为高状态。响应于此，经过时段Δc之后，在时间tc1，从延迟单元21-3输出的延迟信号T3被设为高状态。延迟信号T3的高状态被传输到锁存电路22-3。
与延迟信号T1至T3的状态无关，在时间t100，在第一时钟C1之后时钟信号CLK被设为高状态(第二时钟C2)。响应于此，在该时间点，所有锁存电路22-1至22-3锁存延迟信号T1至T3的值。如图5中所示，在时间t100，延迟信号(T1，T2，T3)的状态是(H，L，L)，即，(1，0，0)。由此，确定电路24将作为延迟信号(T1，T2，T3)的状态的(1，0，0)输出到延迟程序电路6a。
当延迟信号(T1，T2，T3)的状态是(1，0，0)时，延迟程序电路6a将预置延迟改变信号K输出到延迟部件7a。在延迟部件7a中，延迟电路11-1至11-3中的每一个根据延迟改变信号K调整延迟量。在此情况下，由于延迟部件7a的延迟量是最优的，因此没有任何延迟改变信号K被输出。因此，延迟部件7a的延迟量没有被改变，并且保持最优值。
接下来，将参考图6描述与时序信号S1至S3为最优的情况相比较，时序较早的情况。图6示出了从t10(第一时钟C1)至t23(时序信号S3)的时段P1比图5中的从t10(第一时钟C 1)至t13(时序信号S3)小Δp1的情况。
如图6中所示，时钟信号CLK被提供给控制电路7的延迟部件7a。在时间t10，时钟信号CLK被设为高状态(第一时钟C1)。响应于此，经过时段Δ21之后，在时间t21，从延迟电路11-1输出的时序信号S1被设为高状态。时序信号S1的高状态被传输到单元阵列核心3，并且由此，进行预定的操作。
如上所述，在时间t21，时序信号S1被设为高状态。响应于此，经过时段Δ22之后，在时间t22，从延迟电路11-2输出的时序信号S2被设为高状态。时序信号S2的高状态被传输到单元阵列核心3，并且由此，进行预定的操作。
如上所述，在时间t22，时序信号S2被设为高状态。响应于此，经过时段Δ23之后，在时间t23，从延迟电路11-3输出的时序信号S3被设为高状态。时序信号S3的高状态被传输到单元阵列核心3，并且由此，进行预定的操作。
作为时序信号S3的时序信号T被提供给延迟确定部件5a。
在时间t23，时序信号S3(时序信号T)被设为高状态。响应于此，经过时段Δa之后，在时间ta2，从延迟单元21-1输出的延迟信号T1被设为高状态。延迟信号T1的高状态被传输到锁存电路22-1。
如上所述，在时间ta2，延迟信号T1被设为高状态。响应于此，经过时段Δb之后，在时间tb2，从延迟单元21-2输出的延迟信号T2被设为高状态。延迟信号T2的高状态被传输到锁存电路22-2。
如上所述，在时间tb2，延迟信号T2被设为高状态。响应于此，经过时段Δc之后，在时间tc2，从延迟单元21-3输出的延迟信号T3被设为高状态。延迟信号T3的高状态被传输到锁存电路22-3。
与延迟信号T1至T3的状态无关，在时间t100，在第一时钟C1之后时钟信号CLK被设为高状态(第二时钟C2)。响应于此，在该时间点，所有锁存电路22-1至22-3锁存延迟信号T1至T3的值。如图6中所示，延迟信号(T1，T2，T3)在时间t100的状态是(H，H，L)，即，(1，1，0)。由此，确定电路24将作为延迟信号(T1，T2，T3)的状态的(1，1，0)输出到延迟程序电路6a。
当延迟信号(T1，T2，T3)的状态是(1，1，0)时，延迟程序电路6a输出预置延迟改变信号K到延迟部件7a。在延迟部件7a中，延迟电路11-1至11-3中的每一个根据延迟改变信号K调整延迟量。在此情况下，由于延迟部件7a的延迟量是比最优值早的值，因此输出用于增加延迟部件7a的延迟电路11-1至11-3中的每一个的延迟量的延迟改变信号K。因此，延迟电路11-1至11-3中的每一个的延迟量被增加到最优量，导致如图5所示的时序图。此外，作为改变之前的延迟信号的状态，(1，1，0)被存储在延迟程序电路6a中。
在半导体器件1中的制造变化的情况下，如图6中所示，能够假定处于类似比例中的以下关系：Δ21＜Δ11，Δ22＜Δ12和Δ23＜Δ13。即，与最优情况相比，时序信号S1、S2、S3更早地被设为高状态。在此情况下，如上所述，根据延迟改变信号K，延迟电路11-1至11-3中的每一个的延迟量能够被改变为最优量。
此外，即使当个别器件中存在制造变化并保持以下关系：Δ21+Δ22+Δ23＜Δ11+Δ12+Δ13，尽管不是Δ21＜Δ11，Δ22＜Δ12并且Δ23＜Δ13，但是通过根据延迟改变信号K改变延迟电路11-1至11-3中的每一个的延迟量，时序信号能够更接近最优量，如上述情况中一样。
接下来，参考图7，将描述与时序信号S1至S3为最优的情况相比，时序更迟的情况。在图7中，从t10(第一时钟C1)至t33(时序信号S3)的时段P2比图5中从t10(第一时钟C1)至t13(时序信号S3)的时段大Δp2。如图7中所示，时钟信号CLK被提供给控制电路7的延迟部件7a。在时间t10，时钟信号CLK被设为高状态(第一时钟C1)。响应于此，经过时段Δ31之后，在时间t31，从延迟电路11-1输出的时序信号S1被设为高状态。时序信号S1的高状态被传输到单元阵列核心3，并且由此，进行预定的操作。
如上所述，在时间t31，时序信号S1被设为高状态。响应于此，经过时段Δ32之后，在时间t32，从延迟电路11-2输出的时序信号S2被设为高状态。时序信号S2的高状态被传输到单元阵列核心3，由此，进行预定的操作。如上所述，在时间t32，时序信号S2被设为高状态。响应于此，经过时段Δ33之后，在时间t33，从延迟电路11-3输出的时序信号S3被设为高状态。时序信号S3的高状态被传输到单元阵列核心3，并且由此，进行预定的操作。
作为时序信号S3的时序信号T被提供给延迟确定部件5a。在时间t33，时序信号S3(时序信号T)被设为高状态。响应于此，经过时段Δa之后，在时间ta3，从延迟单元21-1输出的延迟信号T1被设为高状态。延迟信号T1的高状态被传输到锁存电路22-1。
如上所述，在时间ta3，延迟信号T1被设为高状态。响应于此，经过时段Δb之后，在时间tb3，从延迟单元21-2输出的延迟信号T2被设为高状态。延迟信号T2的高状态被传输到锁存电路22-2。同样，如上所述，在时间tb3，延迟信号T2被设为高状态。响应于此，经过时段Δc之后，在时间tc3，从延迟单元21-3输出的延迟信号T3被设为高状态。延迟信号T3的高状态被传输到锁存电路22-3。
与延迟信号T1至T3的状态无关，在时间t100，在第一时钟C1之后时钟信号CLK被设为高状态(第二时钟C2)。响应于此，在该时间点，所有锁存电路22-1至22-3锁存延迟信号T1至T3的值。如图7中所示，延迟信号(T1，T2，T3)在时间t100的状态是(L，L，L)，即，(0，0，0)。并且由此，确定电路24将作为延迟信号(T1，T2，T3)的状态的(0，0，0)输出到延迟程序电路6a。
当延迟信号(T1，T2，T3)的状态是(0，0，0)时，延迟程序电路6a将预置的延迟改变信号K输出到延迟部件7a。在延迟部件7a中，延迟电路11-1至11-3中的每一个基于延迟改变信号K调整延迟量。在此情况下，由于延迟部件7a的延迟量大于最优量，因此输出用于减小延迟部件7a的延迟电路11-1至11-3中的每一个的延迟量的延迟改变信号K。由此，延迟电路11-1至11-3中的每一个的延迟量被减少到最优量，导致如图5中所示的时序图。此外，作为在改变之前的延迟信号的状态，(0，0，0)被存储在延迟程序电路6a中。
在半导体器件1中的制造变化的情况下，可以假定处于类似比例的以下关系：Δ31＞Δ11，Δ32＞Δ12和Δ33＞Δ13。即，与最优情况相比，更迟地将时序信号S1、S2、S3设为高状态。在此情况下，如上所述，能够根据延迟改变信号K，将延迟电路11-1至11-3中的每一个的延迟量改变为最优量。此外，即使当个别器件中存在制造变化并保持以下关系：Δ31+Δ32+Δ33＞Δ11+Δ12+Δ13，尽管不是Δ31＞Δ11，Δ32＞Δ12和Δ33＞Δ13时，通过根据延迟改变信号K，改变延迟电路11-1至11-3中的每一个的延迟量，时序信号能够更接近最优量，与上述情况中一样。
如上所述，执行根据本实施例的半导体器件的时序调整方法。
但是，图5中的时段P0、图6中的时段P1以及图7中的时段P2，每个是，例如，1个时钟时段PCLK(从t10(第一时钟C1)至t100(第二时钟C2)的时段)的90％或更大、大多为95％或更大。另一方面，延迟信号(Δa+Δb+Δc)的延迟时段是，例如，时钟时段PCLK的10％或更小，大部分为5％或更小。因此，与延迟部件7a(延迟电路11-1至11-3)相比较，延迟确定部件5a(延迟单元21-1至21-3)中的制造变化可以被忽略。
此外，优选地，引起延迟的延迟单元21-1至21-3中的每一个的元件彼此相同，更优选地，所述元件位于互相靠近的位置。结果，由于不必考虑延迟单元21-1至21-3中的制造变化，因此能够获得更精确的评估。
此外，引起延迟的延迟电路11-1至11-3和延迟单元21-1至21-3中的元件形成为具有彼此相同的构造。结果，由于不必考虑延迟电路11-1至11-3和延迟单元21-1至21-3中的制造变化，因此能够获得更精确的评估。
在上述实施例中，当延迟信号(T1，T2，T3)的状态是(0，0，0)时，如图7中所示，因为延迟量太大，因此延迟量不会通过一次调整变为最优量。在此情况下，当延迟信号(T1，T2，T3)的状态是(0，0，0)时，能够被设置为进行再调整。类似地，尽管未示出，当延迟信号(T1，T2，T3)的状态是(1，1，1)时，由于延迟量太小，因此延迟量不会通过一次调整变为最优量。在此情况下，当延迟信号(T1，T2，T3)的状态是(1，1，1)时，能够被设置为进行再调整。
与延迟信号(T1，T2，T3)的状态是(0，0，0)或(1，1，1)的情况一样，为了处理在评估时难以指定延迟量的情况，可以进一步将加延迟单元21的数目增加，以便于覆盖制造变化的范围。图8示出了这样的示例。
图8是示出根据本实施例的延迟确定部件的构造的另一示例的框图。延迟确定部件5b具有延迟信号产生部件23a和延迟评估部件20a。延迟信号产生部件23a通过使用多个延迟单元21-1至21-m，顺序地延迟从延迟部件7a输出的最后时序信号S，并产生多个延迟信号T1至Tm。在某一时间点(例如，第二时钟C2)，延迟评估部件20a分别通过锁存电路22-1至22-m同时锁存多个延迟信号T1至Tm，并通过确定电路24确定被锁存的信号的值。
由于制造变化(例如，Δp1，Δp2)导致图5中所示的时段P0中的延迟量(延迟时间)的变化约为±10％。由此，延迟单元的数目(m)和各自的延迟时间(Δ1，Δ2，...，Δm)可以被设为使得延迟单元21-1至21-m中的延迟时间Δ1至Δm的总和(＝Δ1+Δ2+...+Δm)会等于上述±10％。
在此情况下，由确定电路24掌握(grasp)的延迟信号(T1，T2，...，Tm-1，Tm)的延迟状态能够落入(1，1，...，1，0)至(1，0，...，0，0)的范围内。在此情况下，能够取决于“1”的行和“0”的行之间的边界位置确定延迟量的状态。即，能够在一次评估中掌握延迟状态(延迟量大/小及其程度)。例如，当“1”的数目基本上等于“0”的数目时，该数目被假设为最优量。当“1”的数目大于最优量时，延迟量能够被认为小(延迟路径短)，并且当“0”的数目大于最优量时，延迟量能够被认为大(延迟路径长)。此外，能够取决于这些情况中的“1”或“0”的数目获得延迟量(与最优量相关的延迟路径的长度)。
此时，当多个延迟状态(1，1，...，1，0)至(1，0，...，0，0)中的任意一个被改变(shift)为另一延迟状态时，延迟程序电路6a预先存储表示延迟改变信号K的数据。结果，延迟部件7a(多个延迟电路11)的延迟量能够通过由延迟程序电路6a基于通过一次评估正确掌握的延迟状态进行的一次调整而改变为需要的量(例如，最优量)。即，能够使得延迟量极其接近于特定的需要的量，而不是仅落入容许的范围内。在此情况下，需要的量不必是最优量，并且能够取决于单元阵列核心3的状态而使得大于或小于最优量。
此时，优选地，引起延迟量的延迟单元21-1至21-m的元件被形成为具有相同的构造。因此，从多个延迟状态(1，1，...，1，0)至(1，0，...，0，0)中的任意一个到另一延迟状态的改变能够被认为是“1”的数目(或“0”的数目)中的两种延迟状态之间的差值。因此，能够减小存储在延迟程序电路6a中的数据的量。
应当注意，延迟电路11(图4A)仅仅是示例，可以具有其它构造，只要它能够抑制延迟电路中晶体管的阈值电压Vth变化和电源电压VDD的变化的影响。例如，可以采用如图4B中所示的并入电阻元件作为延迟电阻的延迟电路。
图9是示出根据本实施例的延迟电路的另一示例的电路图。
在图9中，与图4A中相同的组件被分配相同的参考标号。延迟电路11a与图4A中的延迟电路11的不同之处在于，与延迟路径分离地提供复位电路。即，参考图9，延迟电路11a还包括PMOS晶体管MP104、反相器INV01和NMOS晶体管MN104。PMOS晶体管MP104具有连接到电源VDD的源极、连接到电阻部件42-1和MOS电容器MP103的栅极之间的连接节点的漏极以及与输入信号连接的栅极。反相器INV01接收输入信号并输出其反转的信号。NMOS晶体管MN104具有连接到GND的源极、连接到电阻部件42-2和MOS电容器MN103的栅极之间的连接节点的漏极以及连接到反相器INV01的输出信号的栅极。
图10是示出根据本实施例的延迟电路的再一示例的电路图。在图10中，延迟电路11b包括第一反相器INV1、PMOS电容器MP203、NMOS电容器MN203、第二反相器INV2、PMOS电容器MP204和NMOS电容器NM204。PMOS电容器MP203被连接在电阻部件42-1的一端和电源VDD之间，其中所述电阻部件42-1的另一端被连接到第一反相器INV1的输出端。NMOS电容器MN203连接在电阻部件42-1的一端和接地电源GND之间。PMOS电容器MP203被连接在电阻部件42-2的一端和电源VDD之间，其中所述电阻部件42-2的另一端被连接到第二反相器INV2的输出端。NMOS电容器NM204连接在电阻部件42-2的一端和接地电源GND之间。
这些延迟电路11a和11b与日本专利No.3,866,594中描述的延迟电路除了以下方面之外相同，即不同之处在于电阻部件的电阻值是可变的(提供电阻部件42-1和42-2以及电阻控制部件41)。由于这些延迟电路并入有电阻元件作为延迟元件，因此能够抑制延迟电路中晶体管的阈值电压Vth的变化和电源电压VDD的变化的影响。
尽管上面结合本发明的若干实施例描述了本发明，但是本领域的技术人员将了解提供那些实施例仅仅用于说明本发明，并且不应该基于所述实施例以限制意义理解本申请的权利要求。

Claims (15)

1.一种半导体器件，包括：
延迟电路，所述延迟电路被构造为基于内部设置数据延迟输入信号，以输出作为时序信号；
延迟确定部件，所述延迟确定部件被构造为基于多个延迟信号确定通过延迟时序信号获得的多个延迟信号中的每一个的延迟状态；以及
程序部件，所述程序部件被构造为基于延迟状态改变内部设置数据。
2.根据权利要求1所述的半导体器件，其中所述延迟确定部件包括：
延迟信号产生部件，所述延迟信号产生部件被构造为顺序地延迟所述时序信号以产生多个延迟信号；以及
延迟评估部件，所述延迟评估部件被构造为基于多个延迟信号确定多个延迟信号中的每一个的延迟状态。
3.根据权利要求2所述的半导体器件，其中所述延迟信号产生部件包括n个延迟单元，其中n是自然数，并且
所述n个延迟单元中的第一个延迟单元延迟时序信号以产生第一延迟信号，并且
所述n个延迟单元的第i个延迟单元延迟第(i-1)个延迟信号以产生第i个延迟信号，其中i是满足2≤i≤n的整数。
4.根据权利要求3所述的半导体器件，其中所述延迟评估部件确定在预定时序所述n个延迟单元中的每一个的输出状态作为延迟状态。
5.根据权利要求3所述的半导体器件，其中在所述n个延迟单元当中，用于延迟信号的组件基本上相同。
6.根据权利要求5所述的半导体器件，其中在所述n个延迟单元和所述延迟电路当中，所述组件基本上相同。
7.根据权利要求1至6的任意一项所述的半导体器件，其中所述延迟电路包括延迟输入信号的电阻器件。
8.根据权利要求1至6的任意一项所述的半导体器件，其中所述程序部件还基于内部设置数据的改变之后实现的延迟状态来改变内部设置数据，从而时序信号接近最优信号。
9.一种调整半导体器件的时序的方法，包括：
通过延迟电路基于内部设置数据延迟输入信号，以输出作为时序信号；
基于多个延迟信号确定通过顺序地延迟时序信号获得的多个延迟信号中的每一个的延迟状态；以及
基于延迟状态改变内部设置数据，从而时序信号接近最优信号。
10.根据权利要求9所述的方法，其中所述确定包括：
通过顺序地延迟时序信号，产生多个延迟信号；以及
基于多个延迟信号，确定多个延迟信号中的每一个的延迟状态。
11.根据权利要求10所述的方法，其中所述产生包括：
通过由n个延迟单元中的第一个延迟单元延迟时序信号，产生第一延迟信号，其中n是自然数；以及
通过由所述n个延迟单元中的第i个延迟单元延迟第(i-1)个延迟信号，产生第i个延迟信号，其中i是满足2≤i≤n的整数。
12.根据权利要求11所述方法，其中所述确定包括：
确定在预定时序所述n个延迟单元的输出中的每一个的状态作为延迟状态。
13.根据权利要求11所述的方法，其中所述n个延迟单元中的每一个产生相同时段的延迟。
14.根据权利要求9至13的任意一项所述的方法，还包括：
基于所述改变内部设置数据之后实现的延迟状态来改变内部设置数据，从而时序信号接近最优信号。
15.一种半导体器件，包括：
第一电路，所述第一电路被构造为根据输入信号产生多个输出信号；以及
确定电路，所述确定电路被构造为基于预定时段期间多个输出信号的状态来调整输入信号。
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