CN101548390A - 完全和均匀地硅化的栅极结构及其形成方法 - Google Patents

完全和均匀地硅化的栅极结构及其形成方法 Download PDF

Info

Publication number
CN101548390A
CN101548390A CNA2007800450942A CN200780045094A CN101548390A CN 101548390 A CN101548390 A CN 101548390A CN A2007800450942 A CNA2007800450942 A CN A2007800450942A CN 200780045094 A CN200780045094 A CN 200780045094A CN 101548390 A CN101548390 A CN 101548390A
Authority
CN
China
Prior art keywords
grid conductor
diblock copolymer
silication
grid
copolymer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800450942A
Other languages
English (en)
Other versions
CN101548390B (zh
Inventor
李伟健
杨海宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101548390A publication Critical patent/CN101548390A/zh
Application granted granted Critical
Publication of CN101548390B publication Critical patent/CN101548390B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/84—Manufacture, treatment, or detection of nanostructure
    • Y10S977/89—Deposition of materials, e.g. coating, cvd, or ald
    • Y10S977/892—Liquid phase deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

完全和均匀的硅化栅极导体通过采用亚光刻、亚临界尺寸、纳米尺度开口深地“穿孔”硅化物栅极导体而生产。硅化物形成金属(例如钴、钨等)随后被沉积，多晶硅栅极，覆盖其并且填充穿孔。退火步骤将所述多晶硅转换为硅化物。因为深穿孔，与硅化物形成金属接触的多晶硅的表面面积大为增加，超过传统硅化技术，导致所述多晶硅栅极被完全转换为均匀的硅化物成份。自组装双嵌段共聚物被用于形成被用作形成穿孔的蚀刻“模板”的规则的亚光刻纳米尺度图案。

Description

完全和均匀地硅化的栅极结构及其形成方法
相关申请的交叉引用
本申请要求美国专利申请S/N 11/566848的权益，其名称为“Fully andUniformly Silicided Gate Structure and Method for Forming Same”，其于2006年12月5日提交于美国专利和商标局，其全部内容通过引用的方式引入于此。
技术领域
本发明涉及半导体器件中晶体管结构的形成，并且更具体地涉及MOS/CMOS(金属氧化物半导体/互补金属氧化物半导体)器件中硅化物导体的形成。
背景技术
随着复杂的集成半导体器件的设计的进化，存在对于单个器件中更多的功能、增加的性能和降低的功耗的持续的要求。为了满足这些要求，设计者发现了缩减晶体管几何、减小寄生效应和泄漏和增加速度的途径。每次具体的技术到达其性能的极限，设计者都提出新技术和设计策略以便允许整个新一代的更小、更密、更有效的半导体器件。该在半导体器件设计中的持续进化的模式已经基本未衰退地持续了接近四十年并且没有停止的迹象。
当前，半导体制造工艺中的临界尺寸已经被减小至进入深亚微米范围。然而某些临界尺寸的减小，(例如MOS晶体管的栅极长度)，要付出代价：相关器件特性的降低。经常该降低足够明显使得通过减小特征尺寸所获得的优点可以被抵消。例如：随着栅极电介质的厚度已经被减小(现在在厚度方面远小于20埃)，一结果是增加了栅极泄漏电流和增加了从多晶硅栅极结构的掺杂剂的扩散(经常称作“多晶硅耗尽效应”)。现在在栅极结构中使用掺杂多晶硅的替代物，例如金属和硅化物，以便缓和多晶硅耗尽效应并且控制泄漏电流，并且因而确保高度集成CMOS器件的电性能。
硅化物是硅和金属的合金。在现代半导体工艺中，在硅器件制造中使用硅化物作为导体材料变得日益普遍。钛的硅化物(例如TiSi2)、钴的硅化物(CoSi2)、镍的硅化物(NiSi2)和各种其它金属的硅化物已经被成功地用作导体材料。当以该方式被使用时，硅化物结合了金属和多晶硅的优点，展示了非常低的电阻率-明显地低于多晶硅-和极小或没有电迁移。
硅化物通过导致起导体或电极作用的金属-硅合金(硅化物)形成的称为“硅化”的退火(烧结)工艺而形成。例如，Ti可以被沉积于硅上并且在RTA(快速热退火)工艺中被退火以便形成TiSi2。硅化物形成工艺在Si和被沉积的金属之间的界面开始，并且从此向外“生长”。任何未转换的金属可以随后通过选择性的蚀刻而被去除。
硅化工艺的自对准变体，称为“自对准多晶硅化(salicidation)”或“自对准多晶硅化工艺(salicide process)”(通过合并“自对准(Self-Aligning)”中的字母“S”和“A”和硅化“(silicidation and silicide)”而形成的术语)，是其中硅化物导体仅在其中被沉积的金属(它在退火之后变为硅化物的金属成份)与硅直接接触的区域中形成的工艺。
硅化物栅极典型地通过自对准多晶硅化而形成，其中掺杂的多晶硅栅极被硅化物形成金属(例如Co)的层覆盖并且随后被转换为金属硅化物(通过硅化)。硅化物栅极导体提供了比传统多晶硅栅极更好的器件性能，由于减小了栅极掺杂剂耗尽，然而，仅当栅极是完全和均匀硅化时才可以实现最佳整体性能。尽管许多工艺宣称生产“完全硅化的”栅极导体，但是其对于硅化物形成的“梯度”性质的依赖趋于在栅极中生产非均匀的硅化物成份(由于栅极多晶硅至硅化物的非均匀的转换)。通常难于在栅极中均匀地和完全地将多晶硅转换为硅化物，因为长的扩散路径和由于与硅化工艺相关的体积膨胀引起的压应力。当多晶硅未被完全地和均匀地转换为硅化物时，器件性能下降，并且由于在栅极硅化物成份上的器件到器件的变化，器件到器件参数变化增加。
通过将临界尺寸持续减小至深亚微米范围所产生的另一问题(通常与栅极硅化无关)是传统光刻构图技术被推至其最小特征尺寸界限之外。已经变得需要考虑用于在半导体晶片上构图的亚光刻特征的技术(即构图比使用传统光刻技术可以实现的更小的特征尺寸)。
当前技术水平(和未来的CMOS技术)要求连接CMOS器件，例如场效应晶体管(FET)至线后端(BEOL)布线的50nm以下的金属导体。然而，当前可以获得的0.93数字孔径(NA)光刻工具仅可以解析直径100nm或更大的开口的光刻图案。将来一代的1.2NA光刻工具期望生产具有直径小至70nm至80nm的开口的光刻图案，但是也未小至足以生产希望的50nm的直径。没有生产更小的、希望的开口的工具，就不能实现最大潜在的电路密度。这仅是传统光刻工具如何在试图生产某些希望的半导体特征中在其极限上或极限之外的实例之一，指出了亚光刻特征构图的需求。
由于涉及制造纳米结构(纳米尺度结构)的挑战，不断地寻找新技术和材料，以便使纳米制造(纳米结构的制造)更为容易，更为廉价和更为通用。在该方面称为嵌段共聚物的材料的膜示出了极大的潜力，因为它们自组装为有序的，化学区分的(即微-相分离)的畴，其具有从10至40nm范围的尺寸。嵌段共聚物膜可以被用作在半导体、光学和磁介质材料中建造纳米结构的模板(即抗蚀剂)，具有亚光刻线宽、余量和公差，和线-边缘特性，其由热力学而非标准抗蚀剂工艺所控制。
自组装的现象本质上不是未知的。自组装的一些容易识别的实例范围从雪花至海螺壳至沙丘，所有这些都响应具体的外部条件而形成一些类型的规则或有序的图案。自组装嵌段共聚物性能基本相同，但是产生纳米尺度尺寸的重复图案
嵌段共聚物由不同聚合的单体构成。例如，Ps-b-PMMA是聚苯乙烯-b-聚(甲基甲基丙烯酸甲酯)的缩写并且通过首先聚合苯乙烯，并且随后聚合MMA而制成。该聚合物是“双嵌段共聚物”因为它包含两个不同的化学嵌段。三嵌段、四嵌段、五嵌段等也可以被制成。双嵌段共聚物使用“活性聚合(living polymerization)”技术而制成，例如原子转移自由基聚合(ATRP)，可逆添加碎片链转移(RAFT)，活性阳离子或活性阴离子聚合。嵌段聚合物在本文中尤为关注，因为其在正确的热力学条件下“微相分离”从而形成周期性的纳米结构的能力。
图1A是现有技术结构100的平面图，该结构100包括第一聚合物的纳米尺度垂直柱104的规则的、构图的平面阵列，其形成于第二聚合物102的平面层内并且在所有侧被其包围。该规则构图的阵列通过包括第一和第二共聚物的混合物的双嵌段共聚物的自组装而形成，在该情形第一和第二共聚物是聚苯乙烯(柱104)和PMMA(周边场102)。
图1B是对于图1A的上述现有技术的结构100的截面图。包括纳米尺度垂直聚苯乙烯柱104和PMMA 102的周边平面场的结构的构图的阵列形成于基板材料106的表面上。该基板106可以是工艺中的半导体晶片、光学材料或磁介质材料。
尽管在半导体晶片上形成纳米结构的嵌段共聚物的有用性，它们现在尚未示出尤其对于构图CMOS器件有用。总而言之，CMOS技术要求单独结构单位的精确布置和定位以便成功地在布线层中形成金属线和通孔。通过自组装嵌段共聚物形成的纳米尺度结构的大的、有序的阵列可以是规则的，但是其空间频率取决于共聚物成份并且对于所有实际用途的目的，其空间“相位”是不可预测的。结果，通过这些自组装嵌段共聚物产生的图案缺少对于在CMOS技术中生产线和通孔有用的结构所要求的精确和可预测的对准和定位。
发明内容
因此，本发明技术的目的是提供完全和均匀的硅化MOS栅极结构。
本发明技术的又一目的是以可应用于普通CMOS工艺并且与普通CMOS工艺相容的方式提供完全和均匀地硅化的栅极导体。
本发明技术的又一目的是完成前述目的同时最小化额外的工艺步骤。
本发明技术的又一目的是可靠地并且可预测地完成栅极多晶硅至硅化物的完全转换。
本发明技术的又一目的是实现MOS栅极导体中均匀的硅化物成份。
根据本发明，通过暴露先前形成的多晶硅栅极导体的顶部，随后用亚光刻、亚临界尺寸、纳米尺度“通孔”(开口)深深地“穿孔”所述导体栅极，而形成遍及栅极的整个体积的高度均匀的硅化物成份。硅化物形成金属(例如，钴、钨等)随后被沉积于被暴露的多晶硅栅极上方，覆盖所述多晶硅栅极并且填充穿孔。RTA(快速热退火)工艺随后被用于转换多晶硅为硅化物。因为多晶硅栅极导体的极其小但是深的穿孔，大量的多晶硅表面区与硅化物形成金属接触，并且该接触区延伸遍及多晶硅的体积。这导致完全和非常均匀的多晶硅的硅化。使用传统光刻技术不能产生的穿孔，利用自组装双嵌段共聚物的薄层而形成。当被退火时，共聚物将其自身组织为规则的亚光刻纳米尺度的柱的图案，其被“显影”以便去除形成柱的聚合物成份，由此留下可以被用作形成穿孔(通过传统蚀刻技术，例如RIE)的“模板”的纳米尺度开口的图案。选择性的蚀刻工艺确保仅有被暴露的栅极多晶硅被穿孔。本质上，本发明的技术采用了自对准硅化，或“自对准多晶硅化”工艺。
根据本发明的一方面，源极/漏极导体的硅化可以与栅极硅化分开进行。这通过在当源极、漏极和栅极导体都被暴露时的点的硅化而被实现。因为栅极导体非常高，所以与源极/漏极导体区相比，在该点仅有栅极导体的浅顶部被转换为硅化物。氮化物(例如Si3N4)衬层随后被设置于整个半导体器件上方，形成ILD(层间电介质，例如SiO2)层并且使用CMP(化学机械抛光)工艺以回抛光并且平坦化足够远，以便去除栅极导体的被硅化的部分并且暴露未转换的栅极多晶硅。在该点，仅有被暴露的、可转换的硅是栅极导体的顶部。接着，双嵌段共聚物被沉积(在有机下层和硬掩模层顶上)并且通过退火被构图。共聚物层被“显影”并且栅极通过选择性的蚀刻工艺被穿孔。以下更详细地描述该工艺。随后进行被穿孔的栅极导体的硅化。
根据本发明的另一方面，当栅极硅化与源极/漏极导体硅化分开进行时，不同的硅化物成份可以被用于栅极导体，例如，通过在多晶硅栅极导体的硅化中使用与在源极/漏极导体的硅化中所使用的不同的硅化物形成金属(silicide-forming metal)硅化栅极。
根据本发明的另一方面，源极/漏极导体和栅极导体的硅化可以同时进行，同时仍然实现栅极多晶硅的完全和均匀的硅化。这通过在当源极/漏极导体和栅极导体都被暴露的工艺点(形成栅极“叠层”紧接着之后)在整个半导体器件上方布置平坦化的有机下层而实现。栅极导体整体坐落于源极/漏极导体的层级的上方。硬掩模层被设置在下层上方，并且自组装双嵌段共聚物层被设置在硬掩模层的顶上。共聚物层被退火以便形成重复的纳米尺度图案，随后被显影以形成纳米尺度开口的图案，其用作蚀刻模板。蚀刻工艺允许穿过下层进行，并且进入栅极多晶硅直至栅极多晶硅被深深地穿孔，但是在到达薄栅极电介质之前停止。通过在该点停止，源极/漏极导体保持未被触动。剩余的共聚物层“模板”、硬掩模层和下层都被去除，并且进行源极/漏极导体和栅极导体的硅化。因为穿孔，栅极多晶硅在源极/漏极导体被转换的同时被完全和均匀地转换。
根据本发明的一方面，在半导体器件上完全和均匀硅化的栅极导体的形成可以通过首先提供在其中一或更多的栅极叠层已经被形成于硅基板上的点的工艺中的半导体器件而实现。各栅极叠层还包括覆盖薄栅极电介质的栅极导体，薄栅极电介质将栅极导体与在基板中所界定的对应的沟道区间隔开。栅极导体材料可以是多晶硅。在该点，栅极导体的顶部和源极/漏极区被暴露。接着，进行硅化以便转换源极/漏极导体区和栅极导体的顶部。由于该工艺固有地是自对准的，所以它是“自对准多晶硅化”工艺。接着，衬层形成于半导体器件上方，并且ILD(电介质)层形成于衬层上方并且被平坦化。平坦化被允许持续直至表面被抛光回至足够远，从而去除栅极导体的被硅化的顶部。由此暴露未转换的栅极导体材料。包括自组装双嵌段共聚物层的多层材料被沉积于半导体器件上方，并且共聚物层被退火以便引起其自组织为纳米尺度的聚合物结构的图案。随后进行显影步骤(例如，湿或干蚀刻)，以便将通过聚合物层形成的图案转移为对应的掩模层中(硬掩模)的纳米尺度开口的图案。通过开口进行选择性的蚀刻工艺以便产生延伸进入栅极导体的穿孔。硅化随后通过沉积硅化物形成金属于半导体器件上方而进行。金属填充栅极穿孔，允许金属延伸入栅极的体积。后续的退火引起栅极导体的完全和均匀的硅化，例如，通过RTA(快速热退火)。
根据本发明的一方面，多层材料包括双嵌段共聚物层下面的硬掩模层。
根据本发明的另一方面，多层材料包括硬掩模层下面的有机下层。
根据本发明的另一方面，衬层是硅氮化物。
根据本发明的另一方面，双嵌段共聚物是PS-PMMA嵌段共聚物。
根据本发明的各方面，硅化物形成金属可以选自包括Ni、Ti、Pt、Co、Ta及包括这些金属的合金的集合。
本发明的另一方面提供了与在工艺中的半导体器件上形成完全合均匀硅化的栅极导体的稍微不同的方法，其中栅极导体和源极/漏极导体的硅化同时完成。半导体器件具有形成于硅基板上的一或更多的栅极叠层，各栅极叠层还包括覆盖薄栅极电介质的栅极导体，薄栅极电介质将栅极导体与在基板中界定的对应的沟道区间隔开。在该点上，一或更多的栅极导体的顶部，和在基板中所界定的源极/漏极都被暴露。包括平化层(leveling layer)和自组装双嵌段共聚物层的多层被设置在半导体器件的上方并且双嵌段共聚物层被退火，以导致将其自身组织为纳米尺度聚合物结构的重复图案。共聚物层随后被显影以便去除聚合物结构，由此在其中产生纳米尺度开口的重复图案。选择性的蚀刻(例如RIE-反应离子蚀刻)穿过开口在共聚物层中进行，以形成延伸进入一或更多的栅极导体的纳米尺度穿孔，随后多层材料被去除。硅化物形成金属被沉积于半导体器件上方，延伸进入并且填充栅极导体穿孔，并且覆盖现在被暴露的源极和漏极导体区。进行自对准多晶硅化步骤(例如通过RTA)，以便同时转换一或更多的栅极导体和所述源极和漏极区为硅化物。
根据本发明的一方面，衬层可以在自对准多晶硅化步骤之后形成于半导体器件上方。衬层可以是硅氮化物。
根据本发明的另一方面，层间电介质(ILD)可以被设置在衬层上方并且被平坦化。
根据本发明的各方面，多层材料可以包括双嵌段共聚物层下面的硬掩模层并且平化层可以是有机下层材料。
根据本发明的另一方面，双嵌段共聚物可以是PS-PMMA嵌段共聚物。
根据本发明的各方面，硅化物形成金属可以选自包括Ni、Ti、Pt、Co、Ta及包括这些金属的合金的集合。
考虑到其随后的描述，本发明技术的其它目的、特征和优点将变得显见。
附图说明
参考下列描述和附图，本发明的这些和其它特征将更为显见，其中：
图1A是根据现有技术的自对准、自组装共聚物层的平面图。
图1B是根据现有技术的图1A的自对准、自组装共聚物层的截面图。
图2A是根据本发明，形成MOS晶体管栅极“叠层”紧接着之后的、工艺中的半导体器件的截面图。
图2B是根据本发明，图2A的半导体器件在多晶硅化工艺步骤之后的截面图。
图2C是根据本发明，图2B的半导体器件在形成氮化硅(Si3N4)衬层的工艺步骤之后的截面图。
图2D是根据本发明，图2C的半导体器件在层间电介质(ILD)的沉积和平坦化之后的截面图。
图2E是根据本发明，图2D的半导体器件在有机下层、硬掩模层和自对准、自组装共聚物层的沉积之后的截面图。
图2F是根据本发明，图2E的半导体器件在退火之后的截面图。
图2G是根据本发明，图2F的半导体器件在选择性地蚀刻以便穿孔栅极多晶硅之后的截面图。
图2H是根据本发明，图2G的半导体器件在硅化和平坦化之后的截面图。
图3A是根据本发明，紧接着MOS晶体管栅极“叠层”形成之后的、工艺中的半导体器件的截面图。
图3B是根据本发明，图3A的半导体器件在有机下层、硬掩模、和自对准、自组装共聚物层的沉积之后的截面图。
图3C是根据本发明，图3B的半导体器件在选择性地蚀刻以便穿孔栅极多晶硅之后的截面图。
图3D是根据本发明，图3C的半导体器件在有机下层、硬掩模和共聚物层的去除之后，和硅化之后的截面图。
图3E是根据本发明，图3D的半导体器件在形成氮化硅(Si3N4)衬层之后的截面图。
图3F是根据本发明，图3E的半导体器件在层间电介质(ILD)材料的沉积之后的截面图。
具体实施方式
本发明的技术生产了具有遍及栅极体积的高度均匀的硅化物成份的完全硅化的栅极导体，通过暴露先前形成的多晶硅栅极导体的顶部，随后用亚光刻、亚临界尺寸、纳米尺度“通孔”(开口)而深“穿孔”多晶硅栅极导体。硅化物形成金属(例如钴、钨等)随后被沉积于被暴露的多晶硅栅极上方，覆盖所述多晶硅栅极并且填充穿孔。RTA(快速热退火)工艺随后被用于转换多晶硅为硅化物。因为深穿孔，与硅化物形成金属接触的多晶硅的表面区在多晶硅转换技术之前被大大增加。不仅金属和未转换的多晶硅之间的接触的总面积增加，而且硅化物形成金属深深地延伸进入多晶硅并且遍及其体积，导致基本均匀的多晶硅的硅化。贯穿本申请，词“均匀(地)”意指“基本均匀(地)”或“接近均匀(地)”并且不一定意味着“完全均匀(地)”。相似地，词“完全”意指“接近完全”或“靠近完全”并且不一定意味着“绝对完全”。自组装双嵌段共聚物被用于形成用作形成穿孔的“模板”的规则的亚光刻纳米尺度图案。选择性的蚀刻工艺确保仅有被曝光的栅极多晶硅被穿孔。在本质上，本发明的技术采用了自对准硅化，或“自对准多晶硅化”工艺。
双嵌段共聚物图案的使用尤其是有利的，因为它能够生产比MOS工艺的临界尺寸小(亚临界)的大的、规则的图案，并且比既便使用最先进的光刻技术所可能的小得多。同时，本发明的技术对于栅极穿孔的准确的空间频率和空间相位高度不敏感。与必须在半导体晶片的相对大的区上精密和精确地对准以便有用的导体和通孔不同，均匀硅化不取决于图案对准(如果“穿孔”足够深，直径足够小并且被合适地间隔开)。
在此描述本发明的技术的两个基本变体：源极和漏极硅化与栅极硅化分别完成的第一个技术，和源极、漏极、和栅极硅化都在同一工艺步骤中完成的第二个技术。第一个技术允许(但不要求)由与用于形成源极和漏极导体不同的硅化物构成的栅极导体的形成(例如通过使用不同的硅化物形成金属)。
图2A是第一和第二MOS晶体管“叠层”216和226形成紧接着之后的工艺中的半导体器件200A的截面图。在该图中，基板202具有在其中形成的对应的第一和第二沟道区(通常分别由参考标号210和220所指示)。第一栅极叠层216形成于第一沟道区210上方并且第二栅极叠层226形成于第二沟道区220上方。浅沟槽隔离(STI)区204形成于第一和第二沟道区210和220之间的基板202中，有效地将其相互电隔离。
第一栅极叠层216包括第一多晶硅栅极导体212，通过第一薄栅极电介质214与第一沟道区210间隔开。第一氧化物隔离体217(例如SiO2)围绕第一多晶硅栅极导体212和第一薄栅极电介质214。通过先前的工艺留下的氮化物材料(例如Si3N4)215覆盖并且“支持”氧化物隔离体217的外壁。第二栅极叠层226包括第二多晶硅栅极导体222，通过第二薄栅极电介质224与第二沟道区220间隔开。第二氧化物隔离体227围绕第二多晶硅栅极222和第二薄栅极电介质224。通过先前的工艺留下的氮化物材料225覆盖并且“支持”第二氧化物隔离体227的外壁。
图2B是半导体器件200B的截面图，对应于首先生产第一硅化物源极/漏极导体219A和219B和第二硅化物源极/漏极导体229A和229B的硅化步骤之后的图2A的半导体器件200A。同时，第一和第二多晶硅栅极导体212和222的硅化物顶部218和228被分别形成。因为栅极导体212和222的高度，仅有小部分栅极多晶硅被转换为硅化物。
图2C是半导体器件200C的截面图，对应于形成硅氮化物(Si3N4)衬层230的工艺步骤之后的图2B的半导体器件200B。硅氮化物衬层230覆盖半导体器件200C的整个表面，包括第一和第二栅极叠层216和226。
图2D是半导体器件200D的截面图，对应于层间电介质(ILD，例如SiO2)232的沉积和CMP(化学机械抛光)平坦化之后图2C的半导体器件200C。平坦化工艺完全去除第一和第二多晶硅栅极导体212和222的硅化的顶部218和228，并且暴露未转换的多晶硅栅极材料。
图2E是半导体器件200E的截面图，对应于有机下层234的沉积，其后的硬掩模层236和自对准、自组装双嵌段共聚物层238的沉积之后的图2D的半导体器件200D。该双嵌段共聚物层238可以是，例如PS-PMMA(聚苯乙烯-PMMA)双嵌段共聚物。因为共聚物层238比基板薄得多，所以指示了平化(平坦化)有机下层234和硬掩模层236的使用。有机下层234起两个作用：1)增加后续栅极蚀刻工艺的工艺窗口(即延长工艺可以出现的时间量)；和2)平坦化。
图2F是根据本发明技术的半导体器件200F的截面图，对应于退火以便构图双嵌段共聚物层238之后的图2E的半导体器件200E。退火工艺引起双嵌段共聚物238将其自身组织为重复的图案，特征为规则的、亚光刻、亚临界尺寸、重复的纳米尺度柱238A的规则阵列。在PS-PMMA双嵌段共聚物的具体情形，柱是聚苯乙烯。
图2G是半导体器件200G的截面图，对应于显影和选择性地蚀刻以便穿孔第一和第二多晶硅栅极导体212和222之后的图2F的半导体器件200F。在显影步骤中，聚苯乙烯柱(238A，图2F)被去除，从而在共聚物层238中留下纳米尺度开口240的规则的、重复的图案。后续的选择性蚀刻穿过硬掩模层236延伸该开口图案。蚀刻工艺(优选高选择性的RIE-反应离子蚀刻)有效地向下“钻”入多晶硅栅极212和222，使用开口240的图案作为一种“钻模板”以便穿孔硬掩模236、下层234，并且进入多晶硅栅极212和222，以便产生深深地延伸进入多晶硅栅极212和222的穿孔240的图案。
图2H是根据本发明的半导体器件200H的截面图，对应于硅化和平坦化之后的图2G的半导体器件200G。硅化以传统方式完成，通过沉积硅化物形成金属和退火。优选硅化物形成金属是Ni、Ti、Pt、Co或TaSi。硅化物形成金属填充开口(240，图2G)大大增加了多晶硅栅极212和222之间的接触并且深深地穿入其中。结果，容易地通过RTA完成栅极多晶硅至均匀的硅化物成份的转换，产生完全和均匀硅化的第一和第二栅极导体212A和212B，如图中所示。平坦化为半导体器件200H对于后续工艺(例如布线层的形成等)做好准备。
上面对于图2A-2H所示出和描述的栅极叠层216和226是典型的CMOS工艺的代表。
因为源极/漏极导体和栅极导体的硅化分别进行，所以对于图2A-2H上述的工艺在形成硅化物源极/漏极导体(图2B)和硅化物栅极导体(图2H)时能够采用不同的硅化物形成金属。使用不同的硅化物允许不同的功函被施加于源极/漏极和栅极导体，并且引起不同的物理应力。这些差别可以被有利地用于单独优化源极/漏极和栅极导体的特性。
以下相对于图3A-3F描述稍微不同的工艺流程，使用本发明的技术，以便同时完成源极/漏极导体和栅极导体的硅化。
图3A是第一和第二MOS晶体管栅极“叠层”316和326的形成紧接着之后的工艺中的半导体器件300A(对比200A，图2A)的截面图。这基本是与上面对于图2A所示出和描述的相同的起始点。在该图中，基板302具有在其中形成的对应的第一和第二沟道区(通常分别由参考标号310和320所指示)。第一栅极叠层316形成于第一沟道区310上方并且第二栅极叠层326形成于第二沟道区320上方。浅沟槽隔离(STI)区304在基板302中形成于第一和第二沟道区310和320之间，有效地将其相互电隔离。第一栅极叠层316包括第一多晶硅栅极导体312，通过第一薄栅极电介质314与第一沟道区310间隔开。第一氧化物隔离体317围绕第一多晶硅栅极导体312和第一薄栅极电介质314。通过先前的工艺留下的氮化物材料(例如Si3N4)315覆盖并且“支持”第一氧化物隔离体317的外壁。第二栅极叠层326包括第二多晶硅栅极导体322，通过第二薄栅极电介质324与第二沟道区320间隔开。第二氧化物隔离体327围绕第二多晶硅栅极322和第二薄栅极电介质324。通过先前的工艺留下的氮化物材料325覆盖并且“支持”第二氧化物隔离体327的壁。
图3B是根据本发明技术的半导体器件300B的截面图，对应于有机下层334、硬掩模层336、和自对准、自组装共聚物层338的沉积和平坦化之后的图3A的半导体器件300A。共聚物层338已经被退火，引起其将其自身组织为重复的图案，其特征为规则的、亚光刻、亚临界尺寸、重复的纳米尺度柱338A的规则阵列。(对比238，238A，图2F)。
图3C是半导体器件300C的截面图，对应于显影和蚀刻之后的图3B的半导体器件300B。共聚物层338的显影去除聚苯乙烯柱338A。后续的蚀刻工艺(优选包括高选择性的RIE-反应离子蚀刻)有效地向下“钻”入多晶硅栅极312和322，使用开口图案作为一种“钻模板”以便切穿硬掩模336、下层334，并且进入多晶硅栅极312和322，以便产生深深地延伸进入多晶硅栅极312和322的穿孔340的图案。选择性的蚀刻工艺适于(例如通过时间和/或通过材料选择性)在穿透到足够深以到达栅极电介质(314，324)和硅基板302之前停止。
图3D是半导体器件300D的截面图，对应于有机下层334、硬掩模336和留下的共聚物层338的去除之后，和自对准硅化之后的图3C的半导体器件300C。自对准硅化工艺同时形成硅化物源极/漏极导体319A、319B、329A和329B源极完全和均匀的硅化栅极导体312A和322A。
图3E是根据本发明的半导体器件300E的截面图，对应于硅氮化物(Si3N4)衬层330形成之后的图3D的半导体器件300D。
图3F是半导体器件300F的截面图，对应于层间电介质(ILD)材料332的沉积和平坦化之后的图3E的半导体器件300E。在该点，半导体器件300F已经准备就绪用于进一步的处理(例如布线层的形成等)。
该第二工艺技术，如上面对于图3A-3F所描述的，具有一些具体的优点。与上面对于图2A-2H所描述的第一技术相比，该第二方法保持了栅极高度，因为没有CMP工艺。此外，该第二技术允许更多的衬层沉积，因为在工艺期间栅极高度未被减小。相对较高的栅极的主要优点是它导致较低的栅极电阻。更多的衬层沉积的优点与衬层作为应力(拉或压)引入材料的衬层的作用相关。物理应力的施加可以被用于提高晶体管的性能。例如，沿器件沟道的压应力增加了p型FET中的驱动电流并且减小n型FET中的驱动电流。沿器件沟道的拉应力增加n型FET中的驱动电流并且减小p型FET中的驱动电流。根据FET的导电类型(即p或n)，应力衬层可以在拉应力(优选对于nFET)或压应力(优选对于pFET)下。
由于第二技术(图3A-3F)不涉及CMP步骤并且没有衬层材料被去除，所以使用该技术施加于栅极的物理应力比当使用第一技术时高。较高的应力可以被用于改善器件的性能。
本发明的技术的关键的方面是在栅极多晶硅中以远低于工艺的临界尺寸，和远低于通过光刻技术实现的最小尺寸的尺寸形成纳米尺度“穿孔”的能力。正是栅极多晶硅的穿孔允许相对高的栅极导体的均匀硅化。这样的完全和均匀的硅化/硅化倘若没有沉积硅化物形成金属深深地沉积进入并且遍布栅极多晶硅的体积的能力则是不可能的。
本发明的技术的一个更为显见的优点是它提供了形成均匀成份的全硅化栅极导体的可预测、可靠的方法。结果，不仅实现了硅化物栅极导体的通常的益处，而且于通过生产非均匀硅化物栅极成份的工艺制造的器件相比，实现了更为一致的器件到器件性能参数。
本发明的技术对于生产垂直柱结构(即基本垂直于共聚物层的平面的柱结构)的PS-PMMA双嵌段共聚物在上面被描述。在平面图上，这些柱结构展示基本圆(即它们具有基本圆的截面，当垂直于共聚物层的平面观察时)，暗示圆柱形状。本领域的普通技术人员应当立刻理解柱结构的准确形状并不重要。重要的是至少一共聚物的元件可以被去除(例如通过化学显影)，留下可以用于后续通过蚀刻进行栅极多晶硅的“穿孔”的合适地构图的“抗蚀剂”。这包括任何双嵌段共聚物、三嵌段共聚物等，其可以被“显影”以便产生纳米尺度开口的图案，所述开口适于用孔、槽或者可以容易地替代的任何合适的形状来穿孔栅极。任何这样的替代完全在本发明的精神和范围之内。
本领域的普通技术人员将立刻理解和意识例如本发明的技术的半导体工艺技术旨在计算机控制下的自动化设备上进行。该自动化设备的控制被指令集所引导，所述指令通常被提供于例如磁盘或磁带的计算机可读介质上，或者通过电子转移介质，例如计算机网络或互连网。以计算机可读的形式在计算机可读的介质或电子转移介质上收录控制自动化设备的指令以便形成在此上面所描述的半导体结构和器件完全在本发明的精神和范围内。
尽管已经对于某些优选的实施例或多个实施例示出和描述了本发明，但是当阅读和理解本说明书和附图时，其他本领域技术人员将意识到某些等同替代和改进。具体地，对于通过上述发明性的元素进行的各种功能，用于描述这样的元素的术语(包括对“装置”的指称)旨在对应，除非另外指示，进行被描述的元素的具体功能(即功能等效)的任何元素，既便未结构等同于进行本发明的示例实施例中在此所示出的功能的所公开的结构。另外，尽管仅对于几个实施例之一公开了本发明的具体特征，但是这样的特征可以如所希望的并且对于任何给定或具体的应用有利的与其它实施例的一或更多的特征结合。

Claims (30)

1.一种在半导体器件上形成完全和均匀地硅化的栅极导体的方法，包括的步骤是：
提供包括硅基板(202、302)的半导体器件和形成于所述硅基板上的一或更多的栅极叠层(216、226、316、326)，所述一或更多的栅极叠层各自还包括覆盖薄栅极电介质(214、224、314、324)的栅极导体(212、222、312、322)，所述薄栅极电介质将所述栅极导体与在所述硅基板中所界定的对应的沟道区(210、220、310、320)间隔开；
设置覆盖所述一或更多的栅极导体的自组装双嵌段共聚物层(238、338)；
退火所述双嵌段共聚物层以导致所述双嵌段共聚物层将其自身组织为纳米尺度聚合物结构的重复图案；
显影所述双嵌段共聚物层以在其中形成纳米尺度开口(238A、338A)的重复图案；
使用所述被显影的双嵌段共聚物层作为蚀刻模板而选择性地蚀刻，以便形成延伸进入一或更多的栅极导体的纳米尺度穿孔(240、340)，随后在所述一或更多的栅极导体上方沉积硅化物形成金属；并且
自对准多晶硅化以便转换所述一或更多的栅极导体为硅化物(212A、222A、312A、322A)。
2.根据权利要求1的方法，其中所述一或更多的栅极导体在自对准多晶硅化之前是多晶硅。
3.根据权利要求1的方法，其中所述自对准多晶硅化通过高温快速热退火(RTA)而完成。
4.根据权利要求1的方法，其中所述双嵌段共聚物是PS-PMMA嵌段共聚物。
5.根据权利要求1的方法，其中所述硅化物形成金属选自由Ni、Ti、Pt、Co、Ta和所述金属的合金构成的组。
6.根据权利要求1的方法，其中所述选择性蚀刻工艺包括反应离子蚀刻(R[E)。
7.根据权利要求1的方法，还包括在设置双嵌段共聚物层(238、338)之前设置覆盖所述一或更多的栅极导体的硬掩模层(236、336)的步骤。
8.一种半导体器件上的完全和均匀地硅化的栅极导体，所述栅极导体通过下列步骤形成：
提供包括硅基板(202、302)的半导体器件和形成于所述硅基板上的一或更多的栅极叠层(216、226、316、326)，所述一或更多的栅极叠层还包括覆盖薄栅极电介质(214、224、314、324)的栅极导体(212、222、312、322)，所述薄栅极电介质将所述栅极导体与在所述硅基板中所界定的对应的沟道区(210、220、310、320)间隔开；
设置覆盖所述一或更多的栅极导体的自组装双嵌段共聚物层(238、338)；
退火所述双嵌段共聚物层以引起所述双嵌段共聚物层将其自身组织为纳米尺度的聚合物结构的重复图案；
显影所述双嵌段共聚物层以便在其中形成纳米尺度的开口(238A、338A)的重复图案；
使用所述被显影的双嵌段共聚物层作为蚀刻模板而选择性地蚀刻，以便形成延伸进入一或更多的栅极导体的纳米尺度穿孔(240、340)，随后在所述一或更多的栅极导体上方沉积硅化物形成金属；并且
自对准多晶硅化以便转换所述一或更多的栅极导体为硅化物(212A、222A、312A、322A)。
9.根据权利要求8的完全和均匀硅化的栅极导体，其中所述一或更多的栅极导体在自对准多晶硅化之前是多晶硅。
10.根据权利要求8的完全和均匀硅化的栅极导体，其中所述自对准多晶硅化通过高温快速热退火(RTA)而完成。
11.根据权利要求8的完全和均匀硅化的栅极导体，其中所述双嵌段共聚物是PS-PMMA嵌段共聚物。
12.根据权利要求8的完全和均匀硅化的栅极导体，其中所述硅化物形成金属选自由Ni、Ti、Pt、Co、Ta和所述金属的合金构成的组。
13.根据权利要求8的完全和均匀硅化的栅极导体，其中所述选择性蚀刻工艺包括反应离子蚀刻(RIE)。
14.根据权利要求8的完全和均匀硅化的栅极导体，其中在设置置双嵌段共聚物层(238、338)之前硬掩模层(236、336)被设置得覆盖所述一或更多的栅极导体。
15.一种在半导体器件上形成的完全和均匀硅化的栅极导体的方法，包括的步骤是：
提供包括硅基板(202、302)和形成于所述硅基板上的一或更多的栅极叠层(216、226、316、326)的半导体器件，所述一或更多的栅极叠层各自还包括覆盖薄栅极电介质(214、224、314、324)的栅极导体(212、222、312、322)，所述薄栅极电介质将所述栅极导体与在所述硅基板中所界定的对应的沟道区(210、220、310、320)间隔开，所述沟道区具有在其相对端界定的源极和漏极区；
在所述半导体器件上方设置平化层(234、334)；
设置覆盖所述平化层的自组装双嵌段共聚物层(238、338)；
退火所述双嵌段共聚物层以便引起所述双嵌段共聚物层将其自身组织为纳米尺度的聚合物结构的重复图案；
显影所述双嵌段共聚物层以便在其中形成纳米尺度的开口(238A、338A)的重复图案；
通过所述共聚物层中的开口选择性地蚀刻，以便形成延伸进入一或更多的栅极导体的纳米尺度穿孔(240、340)；
在所述半导体器件上方沉积硅化物形成金属；并且
自对准多晶硅化以便转换所述一或更多的栅极导体为硅化物(212A、222A、312A、322A、319A-B、329A-B)。
16.根据权利要求15的方法，其中所述一或更多的栅极导体在自对准多晶硅化之前是多晶硅。
17.根据权利要求15的方法，还包括在设置双嵌段共聚物层(238、338)之前设置覆盖所述有机层的硬掩模层(236、336)的步骤。
18.根据权利要求15的方法，其中所述选择性的蚀刻工艺还包括将所述共聚物层中的开口的图案转移至所述硬掩模层的步骤。
19.根据权利要求15的方法，其中所述自对准多晶硅化步骤包括高温快速热退火(RTA)。
20.根据权利要求15的方法，其中所述双嵌段共聚物是PS-PMMA嵌段共聚物。
21.根据权利要求15的方法，其中所述硅化物形成金属选自由Ni、Ti、Pt、Co、Ta和所述金属的合金构成的组。
22.根据权利要求15的方法，其中所述选择性蚀刻工艺包括反应离子蚀刻(RIE)。
23.一种半导体器件上的完全和均匀地硅化的栅极导体，所述栅极导体通过下列步骤形成：
提供包括具有形成于所述硅基板上的一或更多的栅极叠层(216、226、316、326)的硅基板(202、302)的半导体器件，所述一或更多的栅极叠层还包括覆盖薄栅极电介质(214、224、314、324)的栅极导体(212、222、312、322)，所述薄栅极电介质将所述栅极导体与在所述硅基板中所界定的对应的沟道区(210、220、310、320)间隔开，所述沟道区具有在其相对端界定的源极和漏极区；
在所述半导体器件上方设置平化层(234、334)；
设置覆盖所述平化层的自组装双嵌段共聚物层(238、338)；
退火所述双嵌段共聚物层以便引起所述双嵌段共聚物层将其自身组织为纳米尺度的聚合物结构的重复图案；
显影所述双嵌段共聚物层以便在其中形成纳米尺度的开口(238A、338A)的重复图案；
通过所述共聚物层中的开口选择性地蚀刻，以便形成延伸进入一或更多的栅极导体的纳米尺度穿孔(240、340)；
在所述半导体器件上方沉积硅化物形成金属；并且
自对准多晶硅化以便转换所述一或更多的栅极导体为硅化物(212A、222A、312A、322A、319A-B、329A-B)。
24.根据权利要求23的完全和均匀硅化的栅极导体，其中所述一或更多的栅极导体在自对准多晶硅化之前是多晶硅。
25.根据权利要求23的完全和均匀硅化的栅极导体，其中在设置双嵌段共聚物层之前硬掩模层被设置得覆盖所述有机层。
26.根据权利要求23的完全和均匀硅化的栅极导体，其中所述选择性的蚀刻工艺还包括将所述共聚物层中的开口的图案转移至所述硬掩模层的步骤。
27.根据权利要求23的完全和均匀硅化的栅极导体，其中所述自对准多晶硅化包括高温快速热退火(RTA)。
28.根据权利要求23的完全和均匀硅化的栅极导体，其中所述双嵌段共聚物是
Figure A200780045094C0006135315QIETU
嵌段共聚物。
29.根据权利要求23的完全并且均匀硅化栅极导体，其中所述硅化物形成金属选自由Ni、Ti、Pt、Co、Ta和所述金属的合金构成的组。
30.根据权利要求23的完全和均匀硅化的栅极导体，其中所述选择性蚀刻工艺包括反应离子蚀刻(RIE)。
CN2007800450942A 2006-12-05 2007-10-11 完全和均匀地硅化的栅极结构的形成方法 Expired - Fee Related CN101548390B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/566,848 US7482270B2 (en) 2006-12-05 2006-12-05 Fully and uniformly silicided gate structure and method for forming same
US11/566,848 2006-12-05
PCT/US2007/081060 WO2008070278A1 (en) 2006-12-05 2007-10-11 Fully and uniformly silicided gate structure and method for forming same

Publications (2)

Publication Number Publication Date
CN101548390A true CN101548390A (zh) 2009-09-30
CN101548390B CN101548390B (zh) 2011-05-18

Family

ID=39493250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800450942A Expired - Fee Related CN101548390B (zh) 2006-12-05 2007-10-11 完全和均匀地硅化的栅极结构的形成方法

Country Status (6)

Country Link
US (2) US7482270B2 (zh)
EP (1) EP2089909B1 (zh)
JP (1) JP2010512032A (zh)
KR (1) KR101072201B1 (zh)
CN (1) CN101548390B (zh)
WO (1) WO2008070278A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000527A (zh) * 2011-09-16 2013-03-27 中芯国际集成电路制造(上海)有限公司 多栅器件的形成方法
CN104380194A (zh) * 2012-04-16 2015-02-25 布鲁尔科技公司 用于导向自组装的硅硬掩模层
CN105702571A (zh) * 2016-03-24 2016-06-22 上海华力微电子有限公司 控制多晶硅栅极关键尺寸均匀性的方法
CN106104754A (zh) * 2014-01-16 2016-11-09 布鲁尔科技公司 用于直接自组装的高chi嵌段共聚物

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3940546B2 (ja) 1999-06-07 2007-07-04 株式会社東芝 パターン形成方法およびパターン形成材料
US7482270B2 (en) * 2006-12-05 2009-01-27 International Business Machines Corporation Fully and uniformly silicided gate structure and method for forming same
US7943452B2 (en) 2006-12-12 2011-05-17 International Business Machines Corporation Gate conductor structure
FR2936094A1 (fr) * 2008-09-12 2010-03-19 Commissariat Energie Atomique Procede de gravure utilisant une structure de masquage multicouche
US8895426B2 (en) * 2009-06-12 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
WO2011094204A2 (en) * 2010-01-26 2011-08-04 Wisconsin Alumni Research Foundation Methods of fabricating large-area, semiconducting nanoperforated graphene materials
WO2012006890A1 (zh) * 2010-07-15 2012-01-19 电子科技大学 一种利用应力集中效应增强沟道应力的mos晶体管
CN103359720B (zh) * 2012-04-05 2015-04-01 清华大学 石墨烯纳米窄带的制备方法
US9082705B2 (en) 2012-08-03 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an embedded memory device
JP5875963B2 (ja) 2012-09-28 2016-03-02 株式会社東芝 マスクデータの作成方法及び集積回路装置の製造方法
FR3030887B1 (fr) * 2014-12-23 2018-01-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor comprenant un canal mis sous contrainte en cisaillement et procede de fabrication
DE102017007341A1 (de) 2017-01-13 2018-07-19 Champions-Implants Gmbh Anordnung, umfassend einen Implantatkörper und einen Gingivaformer
DE102017008261A1 (de) 2017-09-02 2019-03-07 Champions-Implants Gmbh Anordnung von einen Aufsatzelement auf einem Implantatkörper

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3329128B2 (ja) * 1995-03-28 2002-09-30 ソニー株式会社 半導体装置の製造方法
US6281545B1 (en) * 1997-11-20 2001-08-28 Taiwan Semiconductor Manufacturing Company Multi-level, split-gate, flash memory cell
US6383905B2 (en) * 1998-07-31 2002-05-07 Stmicroelectronics, Inc. Formation of micro rough poly surface for low sheet resistance salicided sub-quarter micron poly lines
US6358813B1 (en) * 2000-11-15 2002-03-19 International Business Machines Corporation Method for increasing the capacitance of a semiconductor capacitors
US6646302B2 (en) * 2000-11-21 2003-11-11 Cornell Research Foundation, Inc. Embedded metal nanocrystals
US20020192932A1 (en) * 2001-06-13 2002-12-19 Taiwan Semiconductor Manufacturing Company Salicide integration process
US6518151B1 (en) * 2001-08-07 2003-02-11 International Business Machines Corporation Dual layer hard mask for eDRAM gate etch process
JP3657915B2 (ja) * 2002-01-31 2005-06-08 株式会社東芝 半導体装置および半導体装置の製造方法
JP2004260003A (ja) * 2003-02-26 2004-09-16 Fujitsu Ltd 半導体装置及びその製造方法
US7045851B2 (en) * 2003-06-20 2006-05-16 International Business Machines Corporation Nonvolatile memory device using semiconductor nanocrystals and method of forming same
JP2005019885A (ja) * 2003-06-27 2005-01-20 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
EP1642331B1 (de) * 2003-07-08 2013-04-03 Infineon Technologies AG Herstellungsverfahren einer integrierten schaltungsanordnung mit niederohmigen kontakten
US7030495B2 (en) * 2004-03-19 2006-04-18 International Business Machines Corporation Method for fabricating a self-aligned nanocolumnar airbridge and structure produced thereby
US7622367B1 (en) * 2004-06-04 2009-11-24 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
US7271455B2 (en) * 2004-07-14 2007-09-18 International Business Machines Corporation Formation of fully silicided metal gate using dual self-aligned silicide process
US7102201B2 (en) * 2004-07-15 2006-09-05 International Business Machines Corporation Strained semiconductor device structures
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP4473741B2 (ja) * 2005-01-27 2010-06-02 株式会社東芝 半導体装置および半導体装置の製造方法
US7071047B1 (en) * 2005-01-28 2006-07-04 International Business Machines Corporation Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions
KR100682864B1 (ko) * 2005-02-19 2007-02-15 삼성에스디아이 주식회사 탄소나노튜브의 합성을 위한 촉매층 형성방법 및 이를 이용한 탄소나노튜브 합성방법
WO2006102180A2 (en) * 2005-03-18 2006-09-28 Applied Materials, Inc. Contact metallization methods and processes
JP2006313784A (ja) * 2005-05-06 2006-11-16 Nec Electronics Corp 半導体装置およびその製造方法
JP5015446B2 (ja) * 2005-05-16 2012-08-29 アイメック 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス
EP1724828B1 (en) * 2005-05-16 2010-04-21 Imec Method for forming dual fully silicided gates and devices obtained thereby
DE102005030584B4 (de) * 2005-06-30 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Nickelsilizid durch Abscheiden von Nickel aus einem gasförmigen Vorstufenmaterial
US7700439B2 (en) * 2006-03-15 2010-04-20 Freescale Semiconductor, Inc. Silicided nonvolatile memory and method of making same
US7723009B2 (en) * 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
US7482270B2 (en) * 2006-12-05 2009-01-27 International Business Machines Corporation Fully and uniformly silicided gate structure and method for forming same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000527A (zh) * 2011-09-16 2013-03-27 中芯国际集成电路制造(上海)有限公司 多栅器件的形成方法
CN103000527B (zh) * 2011-09-16 2015-03-11 中芯国际集成电路制造(上海)有限公司 多栅器件的形成方法
CN104380194A (zh) * 2012-04-16 2015-02-25 布鲁尔科技公司 用于导向自组装的硅硬掩模层
CN104380194B (zh) * 2012-04-16 2019-05-31 布鲁尔科技公司 用于导向自组装的硅硬掩模层
CN106104754A (zh) * 2014-01-16 2016-11-09 布鲁尔科技公司 用于直接自组装的高chi嵌段共聚物
US10421878B2 (en) 2014-01-16 2019-09-24 Brewer Science, Inc. High-Chi block copolymers for directed self-assembly
CN106104754B (zh) * 2014-01-16 2020-07-28 布鲁尔科技公司 用于直接自组装的高chi嵌段共聚物
CN105702571A (zh) * 2016-03-24 2016-06-22 上海华力微电子有限公司 控制多晶硅栅极关键尺寸均匀性的方法
CN105702571B (zh) * 2016-03-24 2018-08-14 上海华力微电子有限公司 控制多晶硅栅极关键尺寸均匀性的方法

Also Published As

Publication number Publication date
US7863186B2 (en) 2011-01-04
JP2010512032A (ja) 2010-04-15
US20090090986A1 (en) 2009-04-09
EP2089909A4 (en) 2009-12-23
CN101548390B (zh) 2011-05-18
WO2008070278A1 (en) 2008-06-12
EP2089909B1 (en) 2014-12-10
KR20090089395A (ko) 2009-08-21
US7482270B2 (en) 2009-01-27
US20080132070A1 (en) 2008-06-05
EP2089909A1 (en) 2009-08-19
KR101072201B1 (ko) 2011-10-10

Similar Documents

Publication Publication Date Title
CN101548390B (zh) 完全和均匀地硅化的栅极结构的形成方法
TW516232B (en) Structure and process integration for producing transistors having independently adjustable parameters
KR101057265B1 (ko) 메모리 셀 레이아웃 및 처리 플로우
US5256587A (en) Methods of patterning and manufacturing semiconductor devices
KR20030088444A (ko) 비트 라인 생성 방법 및 메모리 셀 어레이 생성 방법 및메모리 셀 어레이
US20140273471A1 (en) Method of forming fine patterns of semiconductor device
EP2425449B1 (en) Method for providing contact landing pads to spaced conductive lines and corresponding integrated circuit
JP5032797B2 (ja) 相変化記憶素子及びその製造方法
US20090035902A1 (en) Integrated method of fabricating a memory device with reduced pitch
JP4511350B2 (ja) 短チャネル電界効果トランジスタの製造方法
TW591741B (en) Fabrication method for multiple spacer widths
CN100576505C (zh) 制造半导体器件的方法
TW200303076A (en) Memory cell fabrication method and memory cell configuration
CN100555575C (zh) 制造凹式栅极结构的方法
TW200839890A (en) Method for forming a semiconductor device
US20070128823A1 (en) Method of fabricating semiconductor integrated circuit device
KR101060715B1 (ko) 반도체 소자 및 그 제조 방법
TWI246163B (en) Method for fabricating an integrated semiconductor circuit
TW434814B (en) Method to fabricate self-aligned contact holes on the semiconductor wafer
TW423150B (en) Manufacturing method of embedded DRAM with mixed mode capacitor
CN116784013A (zh) 碳纳米管（cnt）存储器单元元件和构造方法
KR20010004893A (ko) 반도체 소자 제조 방법
EP1435647A1 (en) Method for forming structures self-aligned with each other on a semiconductor substrate
JPH11121701A (ja) 半導体装置の製造方法および半導体装置
KR20030055689A (ko) 반도체소자의 실리사이드막 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171127

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171127

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110518

Termination date: 20181011

CF01 Termination of patent right due to non-payment of annual fee