CN101523610A - 薄膜晶体管及其制造方法以及显示装置 - Google Patents

薄膜晶体管及其制造方法以及显示装置 Download PDF

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Abstract

提供一种薄膜晶体管及其制造方法以及显示装置。在将栅电极(3)、栅绝缘膜(4)、沟道层(5)、源/漏层(7、8)按照这个顺序或者相反的顺序在衬底(2)上层叠而成的薄膜晶体管中，源/漏层(7、8)由n型微晶硅层(7a、8a)和n型非晶硅层(7b、8b)构成，并且沟道层(5)侧被配置成为微晶硅层(7a、8a)。

Description

薄膜晶体管及其制造方法以及显示装置
技术领域
本发明涉及薄膜晶体管及其制造方法以及显示装置，特别涉及在有机EL元件那样的电流驱动型的元件的驱动用而适当地使用的薄膜晶体管及其制造方法以及显示装置。
背景技术
近年来，作为平板显示器之一，利用有机EL(Electro Luminescence：电致发光)现象来显示影像的显示装置受到注目。由于该显示装置、即有机EL显示器利用有机发光元件本身的发光现象，所以具备视角宽、耗电低等优越的特性。此外，由于对高清晰度的高速视频信号也能够表示高的响应性，所以特别在影像领域等中，进行着面向实用的开发。
在有机EL显示器的驱动方式中，使用基于薄膜晶体管(TFT：Thin FilmTransistor)的驱动元件的有源矩阵方式与以往的无源矩阵方式相比在响应性和分辨力方面优越，被认为是特别适合具有上述特长的有机EL显示器的驱动方式。
有源矩阵方式的有机EL显示器至少包括：具有有机发光材料的有机发光元件(有机EL元件)以及设置了用于驱动有机发光元件的驱动元件(薄膜晶体管(TFT))的驱动面板，并且上述有源矩阵方式的有机EL显示器具有如下结构：该驱动面板和密封面板经由接合层贴合，以夹持有机发光元件。
作为构成有源矩阵方式的有机EL显示器的薄膜晶体管，至少需要控制像素的明暗的开关晶体管、以及控制有机EL元件的发光的驱动晶体管。
在薄膜晶体管中，已知若对其栅电极施加电压的状态持续则阈值电压偏移。但是，在使有机EL元件发光的情况下，有机EL显示器的驱动晶体管就需要维持通电的状态，容易引起阈值偏移。若驱动晶体管的阈值电压偏移，则流过驱动晶体管的电流量变动，其结果，构成各个像素的发光元件的亮度变化。
近年来，为了减轻该驱动晶体管的阈值偏移，还开发使用了由基于晶硅的半导体层构成沟道区域的驱动晶体管的有机EL显示器。
其中，图6表示在有源矩阵方式的有机场致发光元件中使用的薄膜晶体管结构的一例。在该图所示的薄膜晶体管101是底栅型的n沟道型(n型)的薄膜晶体管，并且以将在由玻璃等构成的衬底102上图案(pattern)形成的栅电极103覆盖的状态形成了由氮化硅构成的栅绝缘膜104。在该栅绝缘膜104上，以覆盖栅电极103的状态，图案形成了由非晶硅或者微晶硅构成的沟道层105。
此外，在上述沟道层105上，在栅电极103的中央部分的上面配置了沟道保护层106。而且，以相互分离的状态，在上述沟道层105上图案形成了源层107和漏层108，以覆盖沟道保护层106的两端部的上面。此外，在栅绝缘膜104上，在源层107以及漏层108上图案形成了分别将一部分层叠的源电极109以及漏电极110。此外，以覆盖这种状态的衬底102的全部表面的状态，设置了钝化膜111。
在上述那样的薄膜晶体管中，作为源/漏层107、108，广泛地使用包含了n型杂质的n型非晶硅层或者n型微晶硅层。这里，图7表示测定了在上述源/漏层107、108分别使用了非晶硅层和微晶硅层的单层的情况下的电流电压特性的结果。
如该曲线图所示，可判断与使用n型非晶硅层相比，在源/漏层107、108使用n型微晶硅层的薄膜晶体管时截止电流更低。
其中，作为在源/漏层使用微晶硅层的例子，报告了如下的薄膜晶体管的例子：在栅绝缘膜上经由微晶硅层而形成沟道保护层，将从沟道保护层超出了微晶硅层做成n型的薄膜晶体管(例如，参照专利文献1)。此外，报告了如下的薄膜晶体管的例子：由微晶硅层和非晶硅层的两个层构成上述源/漏层(欧姆接触层)，在沟道层侧设置了n型非晶硅层的薄膜晶体管(例如，参照专利文献2)。
专利文献1：(日本)特开平7-193249号公报
专利文献2：(日本)特开平8-172195号公报
发明内容
发明要解决的课题
但是，在上述专利文献1中记载的、源/漏层(n+型半导体层)使用n型微晶硅层的薄膜晶体管中，由于沟道层和源/漏层由同一个层构成，所以由n型微晶硅-微晶硅-n型微晶硅连接，成为电流的泄漏通路，所以截止电流提高。此外，在上述专利文献2中记载的、由n型微晶硅层和n型非晶硅层的两层构成源/漏层并且在沟道层侧设置了n型非晶硅层的薄膜晶体管中，也存在截止电流提高，并且不能充分取得导通电流，也不能充分得到载流子迁移率的问题。
由此，本发明的目的在于，提供一种导通/截止比高、载流子迁移率被改善的薄膜晶体管及其制造方法以及显示装置。
用于解决课题的手段
为了达到上述目的，本发明的薄膜晶体管，将栅电极、栅绝缘膜、沟道层、源/漏层按照这个顺序或者相反的顺序在衬底上层叠而成，其特征在于，源/漏层由微晶硅层和非晶硅层构成，并且沟道层侧被配置成为微晶硅层。
根据这样的薄膜晶体管，通过源/漏层由微晶硅层和非晶硅层构成，并且沟道层侧被配置成为微晶硅层，从而如在发明的实施方式中详细说明的那样，与在背景技术中说明的具有由微晶硅层的单层构成的源/漏层的薄膜晶体管、以及沟道层侧被配置成为非晶硅层并且具有由微晶硅层和非晶硅层的两层结构构成的源/漏层的薄膜晶体管相比，确认降低截止电流并且增加导通电流。
此外，本发明是这样的薄膜晶体管的制造方法，在第1制造方法中，首先在衬底上经由栅电极形成栅绝缘膜。接着，在栅绝缘膜上形成沟道层。接着，在沟道层上，形成将微晶硅层和非晶硅层依次层叠而成的源/漏层。
根据这样的第1制造方法，在覆盖栅电极的栅绝缘膜上经由沟道层而层叠了源/漏层的底栅结构的薄膜晶体管中，形成沟道层侧被配置成为微晶硅层并且具有由微晶硅层和非晶硅层的两层结构构成的源/漏层的结构的薄膜晶体管。
此外，在本发明的第2制造方法中，首先，在衬底上形成将非晶硅层和微晶硅层依次层叠而成的源/漏层。接着，在源/漏层上形成沟道层。接着，在沟道层上经由栅绝缘膜形成栅电极。
根据这样的第2制造方法，在源/漏层上层叠的沟道层被栅绝缘膜覆盖，并且在其上部设置了栅电极的顶栅结构的薄膜晶体管中，形成沟道层侧被配置成为微晶硅层并且具有由微晶硅层和非晶硅层的两层结构构成的源/漏层的结构的薄膜晶体管。
此外，本发明是包括上述薄膜晶体管的显示装置，将薄膜晶体管和连接到该薄膜晶体管的显示元件在衬底上排列而形成，所述薄膜晶体管通过将栅电极、栅绝缘膜、沟道层、源/漏层按照这个顺序或者相反的顺序在衬底上层叠而成，所述显示装置的特征在于，源/漏层由微晶硅层和非晶硅层构成，并且沟道层侧被配置成为微晶硅层。
根据这样的显示装置，由于包括上述薄膜晶体管，截止电流降低并且导通电流增加。
发明效果
如上所述，根据本发明的薄膜晶体管以及包括该薄膜晶体管的显示装置，由于截止电流降低并且导通电流增加，所以能够增加导通/截止比，并且通过导通电流增加，能够提高载流子迁移率。因此，能够提高薄膜晶体管的电性特性，并且能够实现显示装置的高性能化。
此外，根据本发明的薄膜晶体管的制造方法，能够得到导通/截止比增加并且载流子迁移率提高的薄膜晶体管。
附图说明
图1是表示本发明的第1实施方式的薄膜晶体管的结构的截面图。
图2是表示本发明的第1实施方式的薄膜晶体管的电流电压特性的曲线图。
图3是表示包括本发明的第1实施方式的薄膜晶体管的显示装置的结构的截面图。
图4A是表示本发明的第1实施方式的薄膜晶体管的制造方法的制造工艺截面图(之1)。
图4B是表示本发明的第1实施方式的薄膜晶体管的制造方法的制造工艺截面图(之2)。
图4C是表示本发明的第1实施方式的薄膜晶体管的制造方法的制造工艺截面图(之3)。
图4D是表示本发明的第1实施方式的薄膜晶体管的制造方法的制造工艺截面图(之4)。
图4E是表示本发明的第1实施方式的薄膜晶体管的制造方法的制造工艺截面图(之5)。
图4F是表示本发明的第1实施方式的薄膜晶体管的制造方法的制造工艺截面图(之6)。
图5是表示本发明的第2实施方式的薄膜晶体管的结构的截面图。
图6是表示以往的薄膜晶体管的结构的截面图。
图7是表示在源/漏层使用了n型微晶硅层或者n型非晶硅层的薄膜晶体管的电流电压特性的曲线图。
具体实施方式
以下，详细说明本发明的实施方式。
(第1实施方式)
图1是说明第1实施方式的薄膜晶体管的截面结构图。如该图所示的薄膜晶体管1是底栅型的n型薄膜晶体管，在由玻璃等的绝缘性衬底构成的衬底2上，例如图案形成了由钼(Mo)构成的带状的栅电极3。作为该栅电极3，只要是以在进行结晶工艺时的热难以变质的高熔点金属，则即使是上述钼以外的金属也没有特别限定。
此外，以覆盖该栅电极3的状态，形成了例如由硅氧化膜构成的栅绝缘膜4。该栅绝缘膜4除了硅氧化膜之外，还由硅氮化膜、硅氮氧化膜或者它们的层叠膜构成。
此外，在该栅绝缘膜4上，以覆盖栅电极3的状态，图案形成了例如由非晶硅构成的沟道层5。另外，沟道层5也可以由微晶硅构成。而且，在上述沟道层5上的栅电极3的上方，例如设置了由硅氮化膜等的绝缘材料构成的沟道保护层6。在后述的制造方法中，该沟道保护层6作为通过蚀刻将在沟道保护层6的上层形成的源/漏层图案形成时的蚀刻阻塞(stopper)层起作用。并且，通过设置该沟道保护层6，防止了通过上述蚀刻而沟道层5被腐蚀。作为沟道保护层6，除了上述硅氮化膜之外，还使用硅氧化膜、硅氮氧化膜或者它们的层叠膜。
另外，这里，说明了在沟道层5上的栅电极3的上方设置了沟道保护层6的例子，但本发明也适用于没有设置沟道保护层6的情况。
此外，在上述沟道层5上，以相互分离的状态，图案形成了将一部分层叠在上述沟道保护层6的两端部上的源层7和漏层8。并且，作为本发明的特征性结构，源/漏层7、8成为包含n型杂质(例如，磷)的微晶硅层(n型微晶硅层)7a、8a以及包含n型杂质(例如，磷)的非晶硅层7b、8b依次层叠的两层结构。这样，成为n型微晶硅层7a、8a被配置在沟道层5侧的状态。
此外，在栅绝缘膜4上，在源层7以及漏层8上图案形成了分别将一部分层叠的源电极9以及漏电极10。此外，以覆盖这种状态的衬底2的全部表面的状态，设置了钝化膜11。
这里，图2表示对上述结构的薄膜晶体管测定了栅电压(Vg)-漏电流(Id)特性(Vds＝+10V)的结果。
其中，曲线(1)是第1实施方式中说明的具有在沟道层5侧(下部侧)设置了n型微晶硅层7a、在源/漏电极9、10侧(上部侧)设置了n型非晶硅层7b的两层结构的源/漏层7、8的薄膜晶体管的测定结果。在该薄膜晶体管中，将n型微晶硅层的膜厚度调整为10nm、将n型非晶硅层的膜厚度调整为90nm。
此外，曲线(2)是在上述结构中，具有在沟道层侧设置了n型非晶硅层、在源/漏电极侧设置了n型微晶硅层的两层结构的源/漏层的薄膜晶体管的测定结果。在该薄膜晶体管中，也将n型微晶硅层的膜厚度调整为10nm、将n型非晶硅层的膜厚度调整为90nm。此外，曲线(3)是具有由n型微晶硅层的单层构成的源/漏层的薄膜晶体管的测定结果。在该薄膜晶体管中，将n型微晶硅层的膜厚度调整为100nm。
另外，在负方向和正方向上连续地偏移栅电压的同时监视在各个薄膜晶体管中的漏电流值的测定。此外，表1表示使用了将在源/漏层使用了n型微晶硅层的薄膜晶体管的特性值设为1时的曲线(1)、(2)表示的两层结构的源/漏层的薄膜晶体管的导通电流、截止电流、载流子迁移率(相对值)。
[表1]
首先，根据图2的曲线(1)～(3)以及表1的测定结果，与没有适用本发明的(2)、(3)薄膜晶体管的测定结果相比，适用了本发明的(1)薄膜晶体管的测定结果被确认截止电流降低并且导通电流增加。这样，与(2)、(3)的薄膜晶体管相比，(1)的薄膜晶体管被确认导通/截止比增加。此外，通过(1)的薄膜晶体管的导通电流增加，从而被确认载流子迁移率也提高。
如上所述，根据本实施方式的薄膜晶体管，被确认导通/截止比增加，表示高的载流子迁移率。因此，能够提高薄膜晶体管的电性特性。
接着，取有机EL显示器为例子，使用图3说明使用了这样的薄膜晶体管1的显示装置的一构成例子。此外，在图3中，省略了薄膜晶体管1的详细结构的图示。
在显示装置20，在覆盖衬底2的薄膜晶体管1的形成面侧的层间绝缘膜21上，排列形成了连接到各个薄膜晶体管1的发光元件(这里是，有机EL元件)22。各个有机EL元件22包括：经由在层间绝缘膜21上形成的连接孔21a而连接到薄膜晶体管1的下部电极23。这些下部电极23对每个像素图案形成(patterning)，其周围被绝缘膜图案24覆盖从而成为仅中央部分较宽地露出的状态。此外，在各个下部电极23的露出部分上，以分别图案形成的状态，层叠了至少包括发光层的有机层25。设为该发光层由根据注入到该发光层的空穴和电子的复合而产生发光的有机材料构成。并且，在这样图案形成的各个有机层25和绝缘膜图案24的上方，以与下部电极23之间保持绝缘性的状态配置形成了上部电极26。
在该显示装置20中，下部电极23作为阳极(或者阴极)使用，上部电极26作为阴极(或者阳极)使用。并且，在下部电极23和上部电极26之间夹持的有机层25，通过从下部电极23和上部电极26注入空穴和电子，从而在有机层25的发光层部分产生发光。此外，在该显示装置20是从上部电极26侧取出发光光的上面发光型的情况下，设上部电极26使用透光性高的材料而构成。另一方面，在该显示装置20是从衬底2侧取出发光光的透光型的情况下，设衬底2以及下部电极23使用透光性高的材料而构成。
根据这种结构的显示装置20，通过将使用图1说明的结构的薄膜晶体管1连接到有机EL元件22，从而能够增加薄膜晶体管1的导通/截止比，并且能够提高载流子迁移率。因此，能够实现显示装置的高性能化。
此外，虽然省略了这里的图示，但在使用了有机EL元件22的显示装置20中的像素电路中，一个像素至少需要开关晶体管和控制有机EL元件22的发光的驱动晶体管的两个晶体管，其中若驱动晶体管的截止电流没有降低，则产生亮度的不均匀性，图像质量变差。但如上所述那样，由于在作为该驱动TFT而使用的薄膜晶体管1中，截止电流降低，所以能够实现在显示面中的图像质量的均匀性。
另外，这里，作为显示装置20使用有机EL显示器的例子来说明，但显示装置20并不限定于有机EL显示器，例如也可以是液晶显示器。其中，由于通过将上述薄膜晶体管特别用于有机EL显示器的驱动晶体管，可得到上述的效果，所以是优选的方式。
《制造方法》
接着，说明上述结构的薄膜晶体管1的制造方法以及接下来的显示装置的制造方法。
首先，如图4A所示，在由绝缘性衬底构成的衬底2上，以100nm的膜厚度形成钝化膜，进行通常的光刻和蚀刻，从而图案形成栅电极3。之后，以覆盖栅电极3的状态，在衬底2上通过等离子CVD法例如以160nm的膜厚度形成由氧化硅构成的栅绝缘膜4。
接着，如图4B所示那样，在栅绝缘膜4上例如以30nm的膜厚度形成由非晶硅构成的沟道层5。此外，在作为沟道层5而使用微晶硅层的情况下，也可以在形成非晶硅层之后，例如通过激光退火等的方法进行微晶化。
接着，如图4C所示那样，以覆盖沟道层5的状态，在栅绝缘膜4上以200nm的膜厚度形成硅氮化膜，进行通常的光刻和蚀刻，从而在沟道层5上，图案形成覆盖栅电极3上的沟道保护层6。作为这种蚀刻，例如可进行使用了由氢氟酸构成的溶液的湿蚀。
接着，通过例如作为成膜气体而使用硅烷和氢，作为n型杂质而使用了磷化氢的等离子CVD法，以覆盖沟道保护层6的状态，在沟道层5上将含有n型杂质的n型微晶硅层a和含有n型杂质的n型非晶硅层按照这个顺序层叠而形成。此外，在将n型微晶硅层成膜的情况下，与n型非晶硅层的成膜条件相比，增加氢相对硅烷的流量比，从而容易进行微晶化。
此外，上述n型微晶硅层a和n型非晶硅层b的膜厚度只要是能够覆盖性较好地成膜的程度的膜厚度即可，例如10nm以上，其中，例如设为n型微晶硅层7a为10nm、n型非晶硅层7b为90nm。
在进行这样的连续成膜的情况下，也可以从n型微晶硅层a到n型非晶硅层b进行控制使得结晶状态连续地变化。这样，n型微晶硅层a和n型非晶硅层b作为连续地层叠的膜形成。
之后，如图4D所示，经过光刻和蚀刻工艺，将n型非晶硅层b、n型微晶硅层a以及其下层的沟道层5以岛状图案形成。此时，形成对于栅电极3的接触孔(省略图示)。
接着，如图4E所示，以覆盖图案形成的上述n型非晶硅层b、n型微晶硅层a以及沟道层5的状态，例如以50nm/100nm/50nm的膜厚度将由钛/铝/钛构成的三层金属层成膜之后，经过光刻和蚀刻工艺，形成由上述三层金属层构成的源电极9以及漏电极10。此时，在栅电极3的中央部分上方的沟道层5上，将源电极9-漏电极10之间分离，并且对上述n型非晶硅层b和n型微晶硅层a进行蚀刻而形成源层7和漏层8。这样，源层7成为n型微晶硅层7a和n型非晶硅层7b按这个顺序层叠的状态，漏层8成为n型微晶硅层8a和n型非晶硅层8b按这个顺序层叠的状态。此外，在这个蚀刻中，上述沟道保护层6作为蚀刻阻塞层起作用。
之后，如图4F所示那样，以覆盖这个状态的衬底2上的全部的状态，例如以200nm的膜厚度形成由硅氮化膜构成的钝化膜11。接着，形成对于漏电极10的接触孔(省略图示)。
并且，在制造具有这样的薄膜晶体管1的显示装置的情况下，进行接下来的工艺。即，如图3所示那样，用层间绝缘膜21覆盖设置了薄膜晶体管1的衬底2，在该层间绝缘膜21形成连接到薄膜晶体管1的连接孔21a。之后，在层间绝缘膜21上图案形成经由连接孔21a而连接到薄膜晶体管1的下部电极23。接着，在用绝缘膜图案24覆盖该下部电极23的周围之后，在从绝缘膜图案24露出的下部电极23上，层叠形成至少包括发光层的有机层25。接着，以覆盖有机层25和绝缘膜图案24的状态，形成上部电极26。这样，形成通过下部电极23而连接到薄膜晶体管1的有机EL元件22。
通过这样的制造方法，能够制造第1实施方式的薄膜晶体管1以及使用它的显示装置。
《第2实施方式》
(薄膜晶体管)
图5是说明第2实施方式的薄膜晶体管的截面图。如该图所示的薄膜晶体管1’是顶栅型的薄膜晶体管，对在衬底2上图案形成的源电极9以及漏电极10层叠而设置了源层7以及漏层8。并且，该源层7和漏层8成为本发明的特征性的层叠结构。即，源层7成为由覆盖源电极9的n型非晶硅层7b和其上部的n型微晶硅层7a构成的两层结构，漏层8成为覆盖漏电极10的n型非晶硅层8b和其上部的n型微晶硅层8a构成的两层结构。
并且，在该源层7以及漏层8的端部，以将两端重合的状态设置了沟道层5。此外，在该沟道层5上，通过栅绝缘膜4而形成了栅电极3。此外，在这种状态的衬底2的整个表面设置了钝化膜11。
即使是这样的结构的薄膜晶体管1’，也能够与第1实施方式相同地，通过将源/漏层7、8设为在沟道层5侧设置了n型微晶硅层7a、8a、在源/漏电极9、10侧设置了n型非晶硅层7b、8b的两层结构，从而能够得到与第1实施方式的薄膜晶体管1相同的效果。
(显示装置)
此外，作为使用了这样的薄膜晶体管1’的显示装置的结构，可例示使用图3说明的显示装置，可得到与第1实施方式相同的效果。
(制造方法)
接着，说明上述结构的薄膜晶体管1’的制造方法以及接下来的显示装置的制造方法。
首先，在衬底2上，图案形成源电极9以及漏电极10。
接着，通过等离子CVD法，形成n型非晶硅层之后，在n型非晶硅层上形成n型微晶硅层。此外，如上所述的n型非晶硅层的成膜和n型微晶硅层的成膜也可以连续地进行。并且，在进行这样的连续成膜的情况下，也可以从n型非晶硅层到n型微晶硅层控制成膜条件使得结晶状态连续地变化。这样，构成后述的源/漏层的n型非晶硅层和n型微晶硅层成为连续地层叠的膜。之后，对它们进行图案形成，从而形成n型非晶硅层7b、8b和n型微晶硅层7a、8b按这个顺序层叠的源/漏层7、8。
接着，以覆盖源层7以及漏层8，进而覆盖源电极10以及漏电极11的状态，形成由没有包含杂质的非晶硅层构成的沟道层5。
接着，按岛状图案形成沟道层5。这样，设为将沟道层5的两端层叠到源层7以及漏层8上的形状。之后，以覆盖沟道层5的状态，例如通过等离子CVD法，形成由氧化硅构成的栅绝缘膜4。
接着，在沟道层5的上方，以将两端与源层7以及漏层8重合的状态，图案形成栅电极3。其结果，以覆盖栅电极3的状态，在栅绝缘膜4上将钝化膜11成膜。
如上所述，形成顶栅结构的薄膜晶体管1’。
并且，在制造具有这样的薄膜晶体管1’的显示装置时的接下来的工艺，与在第1实施方式中说明的工艺同样地进行。
如上所述，可生成第2实施方式的薄膜晶体管1’以及使用了它的显示装置。

Claims (5)

1.一种薄膜晶体管，将栅电极、栅绝缘膜、沟道层、源/漏层按照这个顺序或者相反的顺序在衬底上层叠而成，其特征在于，
所述源/漏层由微晶硅层和非晶硅层构成，并且所述沟道层侧被配置成为所述微晶硅层。
2.如权利要求1所述的薄膜晶体管，其特征在于，
所述薄膜晶体管是n沟道型晶体管。
3.一种薄膜晶体管的制造方法，其特征在于，包括：
在衬底上经由栅电极形成栅绝缘膜的工艺；
在所述栅绝缘膜上形成沟道层的工艺；以及
在所述沟道层上形成源/漏层的工艺，该源/漏层通过将微晶硅层和非晶硅层依次层叠而成。
4.一种薄膜晶体管的制造方法，其特征在于，包括：
在衬底上形成源/漏层的工艺，该源/漏层通过将非晶硅层和微晶硅层依次层叠而成；
在所述源/漏层上形成沟道层的工艺；以及
在所述沟道层上经由栅绝缘膜形成栅电极的工艺。
5.一种显示装置，将薄膜晶体管和连接到该薄膜晶体管的显示元件在衬底上排列而形成，所述薄膜晶体管通过将栅电极、栅绝缘膜、沟道层、源/漏层按照这个顺序或者相反的顺序在衬底上层叠而成，所述显示装置的特征在于，
所述源/漏层由微晶硅层和非晶硅层构成，并且所述沟道层侧被配置成为所述微晶硅层。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7833885B2 (en) * 2008-02-11 2010-11-16 Applied Materials, Inc. Microcrystalline silicon thin film transistor
US7821012B2 (en) * 2008-03-18 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US8053294B2 (en) * 2008-04-21 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor by controlling generation of crystal nuclei of microcrystalline semiconductor film
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
US8039842B2 (en) * 2008-05-22 2011-10-18 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device including thin film transistor
KR101602252B1 (ko) * 2008-06-27 2016-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터, 반도체장치 및 전자기기
JP5571887B2 (ja) 2008-08-19 2014-08-13 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置及びその製造方法
DE102009007947B4 (de) * 2009-02-06 2014-08-14 Universität Stuttgart Verfahren zur Herstellung eines Aktiv-Matrix-OLED-Displays
JP5888802B2 (ja) * 2009-05-28 2016-03-22 株式会社半導体エネルギー研究所 トランジスタを有する装置
WO2011024510A1 (ja) * 2009-08-27 2011-03-03 シャープ株式会社 薄膜トランジスタおよびその製造方法
US8383434B2 (en) * 2010-02-22 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
KR101761634B1 (ko) * 2010-10-19 2017-07-27 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
TWI476931B (zh) * 2010-10-21 2015-03-11 Au Optronics Corp 薄膜電晶體與具有此薄膜電晶體的畫素結構
WO2014149682A1 (en) 2013-03-19 2014-09-25 Applied Materials, Inc. Multilayer passivation or etch stop tft
KR102338190B1 (ko) 2015-04-10 2021-12-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판, 이를 포함하는 액정 표시 장치 및 그 제조 방법
KR102263122B1 (ko) * 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
JP2020167188A (ja) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4317686A (en) * 1979-07-04 1982-03-02 National Research Development Corporation Method of manufacturing field-effect transistors by forming double insulative buried layers by ion-implantation
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
JPH07193249A (ja) 1993-12-27 1995-07-28 Sharp Corp 薄膜トランジスタ及びその製造方法
US5610737A (en) * 1994-03-07 1997-03-11 Kabushiki Kaisha Toshiba Thin film transistor with source and drain regions having two semiconductor layers, one being fine crystalline silicon
JPH08172195A (ja) 1994-12-16 1996-07-02 Sharp Corp 薄膜トランジスタ
JPH08201851A (ja) * 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
DE19723330B4 (de) * 1997-06-04 2004-07-29 Robert Bosch Gmbh Verfahren zur Herstellung von Dünnschichttransistoren und Dünnschichttransistor
GB9929615D0 (en) * 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Method of manufacturing an active matrix device
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
TWI368774B (en) * 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP2005167051A (ja) * 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法

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