CN101501827B - 低噪声结型场效应晶体管的器件和制造方法 - Google Patents

Abstract

提供了一种微电子产品和所述产品的制造方法。源极和漏极沿第一方向相互隔开，并且连接至沟道的相对端以提供设置电压。包围所述沟道的一部分的第一和第二栅极沿第二方向相互隔开，从而允许施加和移除栅极电压。栅极电压的施加排斥沟道内的多数载流子，从而减小在源极和漏极之间传导的电流。

Description

低噪声结型场效应晶体管的器件和制造方法

技术领域

本发明的实施例涉及一种结型场效应晶体管(JFET)，其提供了对流经沟道的电流的更大的控制。

背景技术

可以在半导体衬底上以集成电路或单个器件的形式制造半导体器件。晶体管是一种可以用于开关、放大、信号调制以及很多其它功能的半导体器件类型。

被称为场效应晶体管(FET)的晶体管类型依赖于向栅极施加电压，从而控制“沟道”的导电性或电流。

可以采用n型注入物或p型注入物对任何FET的沟道区进行掺杂，从而形成n型器件或p型器件。各种不同类型的FET在沟道和栅极之间采用不同的绝缘类型。

可能最常见的FET为金属氧化物半导体场效应晶体管(MOSFET)，其在沟道和栅极之间采用了例如SiO₂(氧化物)的绝缘体。

另一种类型的被称为JFET的FET利用p-n结作为栅极。常规的三端子JFET允许在采用两个栅极控制电流的同时使电流从源极流向漏极。

在没有栅极电压的情况下，电荷载流子流入源极和漏极端子之间的沟道区，并处于“常导通状态”，除非施加了栅极电压。在施加了栅极电压时，通过将移动载流子推离沟道，并“夹断”沟道而形成了耗尽区。

可以改变栅极电压，从而通过影响沟道的截面面积和沟道电阻而使JFET充当开关，或者用于对电流的流动加以调制。JFET应用的类型将决定JFET是否是作为开关或调制器的最为理想的选择。

在一个例子中，JFET可以用于设计采用直接转换的无线电收发器。实质上，射频信号和本地振荡器信号被以相同的载频输入到混频器内。使所述信号彼此相减，从而得到低频基带输出信号。

直接转换的问题之一在于，混频器必须工作在非常高的频率，同时提供一定的增益，这样将引入噪声，从而使信号处理变得困难。

理想地，混频器晶体管应当是小型的，以支持超过6GHz的频率。但是，器件的面积与所生成的闪烁噪声成反比。在较低的频率下，MOSFET中的主要闪烁噪声源归因于移动电荷与硅-氧化物界面以及沟道中的掺杂离子的相互作用。

相反，JFET将减小闪烁噪声，因为其传导是经由体中的p-n结发生的，而不是在氧化物界面的表面附近发生的。但是，采用标准的互补金属氧化物半导体(CMOS)工艺制造JFET仍然存在问题。采用标准的CMOS工艺制造有效的JFET通常需要经过仔细设计的注入，从而获得正确的沟道深度，这还需要额外的掩模处理，从而增加了产品的成本。很多JFET采用衬底材料中的埋栅来作为控制沟道流的另一装置。如果不采用埋栅，那么所得到的JFET将需要高达几百伏的电压来“夹断”沟道，这缺乏效率。

附图说明

下面参照附图以示例的方式描述本发明，其中：

图1是根据本发明的一个实施例的含有多个结型场效应晶体管的衬底的顶视图；

图2是沿图1的2-2线截取的截面前视图；

图3是沿图1的3-3线截取的截面侧视图；

图4是沿图1的4-4线截取的截面侧视图；

图5是与图2类似的截面前视图，其示出了制造工艺中向衬底施加绝缘体材料的阶段；

图6是与图5类似的图示，其示出了制造工艺中向衬底施加共形层的阶段；

图7是与图6类似的图示，其示出了制造工艺中蚀刻所述共形层的阶段；

图8是与图7类似的图示，其示出了制造工艺中向衬底中插入注入物的阶段；

图9是与图8类似的图示，其示出了制造工艺中已对器件进行了退火的阶段；

图10是根据本发明的另一个实施例的含有结型场效应晶体管的衬底的顶视图；

图11是沿图10的11-11线的截面侧视图；以及

图12是沿图10的12-12线的截面前视图。

具体实施方式

附图中的图1到4示出了根据本发明的一个实施例的JFET 20，其包括源极22、漏极24、沟道26以及第一和第二栅极30和32。

首先参考图5到9对结型场效应晶体管的制造进行描述，然后将描述其功能。

图5示出了晶片的p衬底36。所述衬底材料可以是砷化镓、硅、锗、碳化硅或其它公知的半导体衬底材料。然后，对衬底材料进行p掺杂，以形成p衬底36，所述p衬底36随后将充当第二栅极32和第三栅极34。

在p衬底36的顶部上生长由例如氧化物的绝缘体材料38构成的薄外延层，并在所述绝缘体材料38的顶部上施加电极材料40。然后，向p衬底36的未受掩蔽的部分注入n型掺杂剂，从而得到n型区42。所述n型掺杂剂可以是磷、砷、锑或任何其它公知的掺杂剂，所述掺杂剂能够在施加了所述掺杂剂的材料内形成大量的移动电子。

如图6所示，在形成了n型区42之后，在绝缘体材料38、电极材料40和n型区42之上施加氧化物共形层44。可以根据所采用的蚀刻工艺的类型选择共形层44的材料。

在图7中，通过蚀刻工艺对所述共形层44进行各向异性回蚀，从而形成在所述n型区42的一部分上延伸的间隔体46。所述蚀刻工艺可以是等离子体蚀刻或任何公知的各向异性刻蚀工艺。

如图8所示，然后，采用例如硼的p型掺杂剂，通过任何公知的p型掺杂方法，紧邻所述间隔体46注入p注入物48。设置由所述各向异性刻蚀工艺得到的间隔体46，从而防止所述p注入物48完全覆盖所述n型掺杂区42。因此，如图8所示，在插入了p注入物48之后，在间隔体46之下形成了小的N末端(N-tip)注入沟道50。同样如图8所示，所述N末端沟道50位于间隔体46的正下方，而并未延伸到电极材料40之下。通过所述N末端沟道50使P注入物48与电极材料40隔开。

如图9所示，然后对器件组件退火，这将引起P注入物48和N末端沟道50的活化和扩散。高温退火工艺将使得所述N末端沟道50和P注入物48在竖直方向和水平方向上均发生扩散，由此将导致最终的N末端沟道50的位置位于电极材料40之下。所述P注入物48也扩散到所述P注入物48的边缘与电极材料40的边缘对齐的位置。在所述最终位置上，所述P注入物48不再通过N末端沟道50与电极材料40隔开。P衬底36仍然从不面对p注入物48和氧化物界面38的侧面包围所述N末端沟道50。

在扩散之后，P注入物48有效地充当第一栅极30，p衬底36的部分充当第二栅极32和第三栅极34。此外，电极材料40有效地充当第四栅极52。在退火工艺中通过修复在注入工艺期间可能产生的晶格损伤还引起掺杂区48和50的活化。此外，所述N末端沟道50将变成活化N末端沟道26。

再次参考图2、图3和图4，然后沿z方向形成第二绝缘体材料，从而形成包围第四栅极52的第二绝缘体层54。在被第二绝缘体层54的顶部上形成的第三绝缘体层60包围的第四栅极52的顶部上施加接触材料56，其可以是钨或任何公知的接触材料。由金属化工艺向接触部56和第三绝缘体层60的顶部施加最终的导体层62。最终的导体层62为铜或者任何其它可以接受的导电材料。

如图1所示，源极22和漏极24通常沿y方向彼此隔开，并且它们是N+掺杂的。衬底36主要沿x方向和y方向延伸。P+耗尽器电极(depletorelectrode)28沿y方向与源极22和漏极24隔开，所述电极被连接为向第一栅极30、第二栅极32、第三栅极34和第四栅极52施加栅极电压。

参考图4，将N+掺杂源极22和漏极24区设置到N末端沟道26的相对侧。将源极22和漏极24设置为与N末端沟道26接触。这一设置允许电流通过与N末端沟道26的接触而在源极22和漏极24之间流动。

如图3所示，源极22和漏极24可以具有通过接触材料58施加的电压，所述接触材料58可以选自任何公知的接触材料，例如钨。

如图2所示，第四栅极52位于N末端沟道26之上，第一栅极30位于N末端沟道26的侧面，而p衬底36则包围N末端沟道26，充当第二栅极32和第三栅极34。第一栅极30和第二栅极32沿x方向被隔开。

如图1和图2进一步示出的那样，四个N末端沟道26沿y方向延伸，并且沿x方向相互隔开。应当指出，根据应用和电流要求，可以形成具有一个或多个N末端沟道26的器件。

图2示出了总共三个第一栅极30、四个N末端沟道26和两个第四栅极52。参考图2，两个N末端沟道26位于第四栅极52之下，同时p衬底36将二者隔开。两个N末端沟道26和一部分p衬底36位于两个第一栅极30之间。

在使用当中，参考图1到图4，通过接触材料58向源极22和漏极24施加设置电压，从而使电流流过N末端沟道26。所述N末端沟道26被第一栅极30以及充当第二栅极32和第三栅极34的p衬底材料36包围。第四栅极52也沿z方向设置在N末端沟道26之上。

参考图1，当接着通过P+耗尽器28施加负栅极电压时，第一栅极30、第二栅极32、第三栅极34和第四栅极52在所述N末端沟道26内形成了反向偏置区，使N末端沟道26被“夹断”，从而完全耗尽、无传导。所述栅极通过在N末端沟道26中排斥或推开空穴形成负偏置区，从而终止电子的流动。在这一实施例中，多数载流子为空穴，但是在基于电子的器件中，多数载流子也可以是电子。

对第一栅极30和第四栅极52进行P+掺杂，以便更容易地通过所述材料形成接触。当向第一栅极30施加栅极电压时，还将使p衬底36材料充当第二栅极32和第三栅极34。采用栅极包围N末端沟道26能够更有效地限制经过N末端沟道26的电流。当移除栅极电压时，电流将继续在源极22和漏极24之间流动。

当施加正栅极电压时，具有N+源极和漏极的典型的金属氧化物半导体场效应晶体管(NMOS)形成恰好位于氧化物层之下的沟道。因为当电子在源极和漏极之间流动时将沿硅-氧化物界面被俘获，所以典型的NMOS器件具有更高的闪烁噪声或者1/f(1/频率)噪声。

与NMOS相比，所述的对JFET的改进由于不存在俘获电子的氧化物界面，因而能够实现更低的1/f闪烁噪声，因为其传导是经由体而不是经由衬底的表面发生的。但是，普通的JFET设置需要经过仔细设计的掩埋注入物，以获得正确的沟道深度和控制，而实现这一目的需要额外的掩模处理和制造。增加的制造步骤将导致成本的增加和产品的复杂化。如果在典型的JFET中不采用埋栅，那么所得到的JFET将需要几百伏特的电压来使深沟道截止，而这是缺乏效率的。

图1到图4的实施例的主要优点在于：其采用了现有的标准互补金属氧化物半导体制造工艺，同时在没有埋栅的情况下依靠N末端沟道26降低了1/f噪声。尽管在N末端沟道26的附近存在氧化物或绝缘体层38，在图1到图4中的实施例中也显著地降低所述1/f噪声。

因此，图1的JFET 20是一种微电子产品，其具有：主要沿x和y方向延伸的衬底36；形成于衬底36上的沟道26；源极22和漏极24，二者沿y方向相互隔开并连接至沟道26的相对侧，从而在沟道26上提供设置电压；以及第一和第二栅极部分30和32，二者沿x方向相互隔开并且位于沟道26的相对侧，从而允许在所述栅极部分之上施加和移除栅极电压，栅极电压的施加沿x方向排斥多数载流子，从而减小在源极22和漏极24之间传导的电流。

所述衬底36包括晶片的一部分，所述JFET 20还具有所述晶片上的p掺杂层以及紧邻沟道26的p+掺杂注入物，所述沟道26是所述p掺杂层上的n掺杂沟道，所述第一栅极部分30和第二栅极部分32分别是所述p+掺杂注入物和一部分的所述p掺杂层。所述p掺杂层形成了位于沟道26之下的第三栅极34部分。

JFET 20还具有所述p掺杂层之上的形式为栅极52的电极，所述沟道26是位于所述电极之下的末端注入物。

如从针对图1到图9的说明可以明显看出的那样，描述了一种结型场效应晶体管的制造方法。具体而言，在主要沿x方向和y方向延伸的衬底24上形成沟道26、源极22、漏极24以及第一和第二栅极部分30和32。所述源极和漏极22和24沿y方向相互隔开，并连接至沟道26的相对侧，从而跨过沟道26提供设置电压。所述第一和第二栅极部分30和32沿x方向相互隔开且位于沟道26的相对侧，从而栅极部分上的栅极电压的施加和移除分别减小和增大在源极22和漏极24之间传导的电流。

显然，还描述了一种控制电流的方法。在跨过沟道26连接的源极22和漏极24上施加设置电压，所述沟道26形成于沿x和y方向延伸的衬底24上。在沿x方向相互隔开的第一和第二栅极部分30和32上交替地施加和移除栅极电压，所述栅极电压的施加沿x方向排斥多数载流子，从而降低了流经沟道26的电流。

按照图1到图9中的结构形成的JFET 20包括由半导体材料构成的长沟道26。对该材料进行掺杂，从而使其包含大量的正电荷载流子(p型)或大量的负电荷载流子(n型)。在各端具有接触部；这些为源极和漏极22和24。第三控制端子(即所述栅极)包围沟道26，并且进行与沟道26的掺杂类型相反的掺杂。

在没有栅极电压时，当在源极22和漏极24之间施加电压时，可以很容易地实现电流的流动。通过在栅极和源极端子之间施加电压对电流进行调制。所述栅极电压的极性使得所述栅极和沟道之间的p-n结处于反向偏置状态，从而增加了该结内的耗尽区的宽度。因为载流沟道随着栅极电压的增大而收缩，所以从源极到漏极的电流也减小。所述栅极通过这种方式控制着沟道26的传导，就像在MOSFET中一样。与大多数MOSFET不同，JFET通常是耗尽型器件-除非施加了栅极电压它们都处于“导通”状态。

JFET栅极具有小的电流负载，其是栅极到沟道结的反向泄漏。MOSFET的优点在于，因为栅极和沟道之间的绝缘氧化物的原因，所以栅极电流极低(以微微安培为单位测量)。但是，与双极结型晶体管的基极电流相比，JFET的栅极电流低得多，并且JFET比MOSFET具有更高的跨导。因此，将JFET用于一些低噪声、高输入阻抗运算放大器应用中是有利的，有时也将JFET用于开关应用当中。

通过下式给出了由小的电压V_DS导致的N-JFET中的电流：

$I_{\mathrm{DS}}=\left(2a\right)\mathrm{WQ}{D}_D\mathrm{\μ}\frac{V_{\mathrm{DS}}}{L}$

其中：

2a＝沟道厚度

W＝宽度

L＝长度

Q＝电子电荷＝1.6×10^-19C

 μ＝电子迁移率

在饱和区内，

$I_{\mathrm{DS}}=I_{\mathrm{DSS}}{[1-\frac{V_{\mathrm{GS}}}{V_P}]}^2$

在线性区内，

$I_D=\frac{\left(2a\right)\mathrm{WQ}{N}_D{\mathrm{\μ}}_D}{L}[1-{\left(\frac{V_{\mathrm{GS}}}{V_P}\right)}^{1/2}]V_{\mathrm{DS}}$

图10到12所示的第二实施例示出了另一替代实施例，其具有源极64、漏极66、n阱沟道72以及第一栅极68和第二栅极70。如图10所示，在p衬底74内，源极64和漏极66沿y方向隔开，而第一栅极68和第二栅极70则大致沿x方向相互隔开。N阱沟道72连接源极64和漏极66，从而在通过接触材料78施加电压时允许电流在所述源极64和漏极66之间流动。

如图12所示，第一栅极68和第二栅极70可以具有通过栅极接触材料80施加于其上的电压。如图11所示，所述n阱沟道72具有源极端72a和漏极端72b。

第三栅极76主要沿x和y方向延伸，并且位于第一栅极68和第二栅极70以及n阱沟道72的顶部上。第三栅极76可以选自任何公知的有效导体或者例如多晶硅的栅极材料。

如图11和12所示，n阱沟道72在第一栅极68和第二栅极70之下延伸，以连接源极64和漏极66。具体地，参考图12，使第一栅极68和第二栅极70在位于n阱沟道72之上的同一平面内对齐。

具体而言，参考图11，n阱沟道72的源极端72a与源极64N+区完全接触；但是n阱沟道72的漏极端72b只是略微接触漏极66N+区。此外，参考图10，使第一栅极68和第二栅极70沿y方向朝向漏极66略微偏移。

所述n阱沟道可以具有大约1×10¹⁸cm^-3的杂质浓度，所述源极和漏极浓度可以为大约1×10²⁰cm^-3。

可以将第一栅极68和第二栅极70以及源极64和漏极66制造成从p衬底36的顶部开始具有大约.3μm的深度。可以将n阱72制造成具有大约1.7μm的深度。

在使用当中，通过接触材料78在源极64和漏极66之间施加设置电压，从而允许电流通过n阱沟道72在源极64和漏极66之间流动。但是，当通过栅极接触材料80向第一栅极68和第二栅极70施加负栅极电压时，通过在n阱沟道72以及n阱沟道端72a和72b中推开空穴而形成了反向偏置区。如图12所示，反向偏置区将沿z方向夹断所述n阱沟道72。同样如图12所示，第三栅极76上的负电压将反转所述n阱沟道72，从而引起进一步的耗尽。典型地，仅沿z方向夹断电流可能仍然不能有效地防止在n阱沟道72的底部发生体电流漏泄。

但是，参考图11，n阱沟道72只是在漏极端72b处略微接触漏极66N+区。此外，第一栅极68和第二栅极70被横向设置在n阱沟道漏极端72b的两侧，并且沿y方向朝向漏极66偏移。当向所有的栅极68、70和76施加栅极电压时，栅极电压使得不仅沿z方向夹断，而且沿x和y方向夹断。在n阱沟道漏极端72b处的夹断使得漏极66将被隔离，并且终止所有的电流流动。

提供与n阱漏极端72b的小的漏极66接触面积以及将第一栅极68和第二栅极70特定地置于n阱漏极端72b的附近的结合可以实现漏极隔离。因此，通过n阱沟道72的底部的体泄漏将不再成为问题，因为漏极66与源极64之间被夹断了。通过这一布置，不再需要大电压来夹断n阱沟道72。所述n阱沟道72充分薄，使得仅需几伏特电压就能够夹断所述沟道。

如上所述，由于电子沿氧化物-硅界面的流动，所以NMOS布置具有较高的1/f噪声。而且，没有埋栅的JFET布置可能需要几百伏特的电压来耗尽深沟道。

图10-12的实施例的主要优点在于：所述器件能够消除由氧化物-硅界面导致的任何1/f噪声，同时在不采用埋栅且无需使用几百伏的电压的情况下切断电流。此外，所述第一栅极68、第二栅极70和n阱沟道72的独特位置使得器件能够在不采用埋栅的情况下耗尽深沟道，同时还能够消除可能因隔离漏极66而通过n阱沟道的底部产生的体泄漏。

尽管已经对本发明的某些示范性实施例进行了文字描述，并在附图中对其给出了图示，但是应当理解，这些实施例只是示范性的，而不对本发明具有限定性，并且本发明不限于图中和文中给出的具体构造和布置，因为本领域普通技术人员可以想到各种修改。

Claims (15)

1.一种微电子产品，包括：

主要沿x和y方向延伸的衬底；

形成于所述衬底上的沟道；

源极和漏极，该源极和该漏极沿y方向相互隔开并且连接到所述沟道的相对侧，从而在所述沟道上提供设置电压；以及

第一和第二栅极部分，该第一和第二栅极部分沿x方向相互隔开并且位于所述沟道的相对侧，从而允许在所述栅极部分上施加和移除栅极电压，所述栅极电压的施加沿x方向排斥多数载流子，从而减小在所述源极和所述漏极之间传导的电流。

2.如权利要求1所述的微电子产品，还包括所述衬底上的p掺杂层以及紧邻所述沟道的p+掺杂注入物，所述沟道是位于所述p掺杂层上的n掺杂沟道，所述第一和第二栅极部分分别是所述p+掺杂注入物和一部分的所述p掺杂层。

3.如权利要求2所述的微电子产品，还包括位于所述p掺杂层之上的电极，所述沟道是所述电极之下的末端注入物。

4.如权利要求2所述的微电子产品，其中，所述p掺杂层形成位于所述沟道之下的第三栅极部分。

5.如权利要求1所述的微电子产品，还包括n阱，所述沟道是所述n阱的上部，其中，由于所述第一和第二栅极部分排斥所述沟道之下的n阱内的多数载流子，因而防止了在所述源极和所述漏极之间的所述沟道之下发生电流泄漏。

6.如权利要求5所述的微电子产品，还包括位于所述沟道之上并且沿z方向排斥多数载流子的第三栅极位置。

7.如权利要求1所述的微电子产品，其中，所述源极和所述漏极是n+区。

8.如权利要求7所述的微电子产品，其中，对所述沟道进行了n掺杂。

9.如权利要求8所述的微电子产品，其中，所述第一和第二栅极为p+区。

10.一种结型场效应晶体管的制造方法，包括：

在主要沿x和y方向延伸的衬底上形成沟道、源极、漏极以及第一和第二栅极部分，所述源极和所述漏极沿y方向相互隔开并且连接到所述沟道的相对侧，从而在所述沟道上提供设置电压，所述第一和第二栅极部分沿x方向相互隔开并且位于所述沟道的相对侧，从而在所述栅极部分上施加和移除栅极电压分别减小和增大在所述源极和所述漏极之间传导的电流。

11.如权利要求10所述的结型场效应晶体管的制造方法，还包括在所述衬底上形成p掺杂层以及紧邻所述沟道形成p+掺杂注入物，所述沟道是所述p掺杂层上的n掺杂沟道，所述第一和第二栅极部分分别是所述p+掺杂注入物和一部分的所述p掺杂层。

12.如权利要求10所述的结型场效应晶体管的制造方法，还包括形成n阱，所述沟道是所述n阱的上部，其中，由于所述第一和第二栅极部分排斥所述沟道之下的所述n阱内的多数载流子，因而防止了在所述源极和所述漏极之间的所述沟道之下发生电流泄漏。

13.一种控制电流的方法，包括：

在跨过沟道连接的源极和漏极上施加设置电压，其中，所述沟道形成于沿x和y方向延伸的衬底上，所述源极和所述漏极沿y方向相互隔开并且连接到所述沟道的相对侧；以及

交替地在沿x方向相互隔开的第一和第二栅极部分上施加和移除栅极电压，所述栅极电压的施加沿x方向排斥多数载流子，从而减小流经所述沟道的电流。

14.如权利要求13所述的控制电流的方法，还包括向位于所述衬底和所述沟道之间的栅极部分施加栅极电压，从而沿z方向排斥多数载流子。

15.如权利要求14所述的控制电流的方法，还包括向位于所述沟道的与所述衬底相对的一侧的栅极部分施加栅极电压，从而沿z方向排斥多数载流子。

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