CN101494378A - 静电放电引导电路 - Google Patents

Abstract

一种静电放电引导电路，其用于一大尺寸开放式漏极电路的静电放电防护电路，包括：电压源，用以提供电压；第一PMOS，耦接至电压源；第一NMOS，耦接至PMOS；寄生二极管，耦接至PMOS；第二NMOS，耦接至PMOS的漏极；第一寄生电容，耦接至第二NMOS；第二寄生电容，耦接至第一寄生电容与第二NMOS；以及栅极电压提升电路，耦接至第二NMOS的栅极与源极，栅极电压提升电路包括：第三NMOS；第一电容耦接至第三NMOS的源极；接地端；和第一电阻耦接于第一电容与接地端。其利用栅极电压提升电路用以提升第二NMOS的栅极电压。本发明可以解决NMOS栅极电压过低以及不正常导通而降低静电放电防护表现等问题。

Description

静电放电引导电路

技术领域

本发明相关于一种静电放电引导电路，尤指用于一大尺寸开放式漏极电路的静电放电防护电路。

背景技术

在一般电路设计中，由于需要避免因为环境或人体静电对电路造成的伤害，通常会在电路中设置一个电路组，以使整个电路避免因为静电的伤害破坏或是减损电路的寿命。

这样的电路通常称为静电放电(ESD；ElectrostaticDischarge)防护电路，在已知技术中，考虑ESD电路设计通常有两种方法：

1.在电路中装设镇流电阻器(Ballast resistor)，可避免因为电路中的寄生(parasitic)NMOS，因为不正常的导通，因而降低静电保护的等级，在电路中装设镇流电阻器可改善NMOS不正常导通的问题。

2.在电源线间加上ESD箝制电路，以引导部份或全部的电流。请参阅图1，其为传统具有ESD箝制电路的输出电路电路图，如图1所示，输出电路1中包括ESD箝制电路11，连接于电压源VCC以及接地端12之间，输出电路1另外包括PMOS13，PMOS13的源极耦接于电压源VCC、漏极耦接于输出端16，以及NMOS14，NMOS14的源极耦接至接地端12，漏极耦接至输出单元16，寄生二极管15的阴极耦接于电压源VCC，输出单元16耦接于寄生二极管15的阳极。在PS模式(mode)时，因为ESD箝制电路可引导静电电流按照寄生二极管15、电压源VCC、ESD箝制电路11到接地端12的路线行走，因此可以避免静电对电路造成的破坏。

但是在大尺寸的输出电路应用上，普遍都有低通导电阻(RDS ON)的需求，但是镇流电阻器会使通导电阻升高，因此在参考通导电阻以及电路布局尺寸所反应出的成本，大尺寸输出电路中一般都是不加或只是加极小的镇流电阻器，因此寄生NPN非常容易有不一致导通的情形发生，而如果发生在大尺寸的ODNMOS(open drain NMOS)，则ESD的问题将会更加的严重，因为此时缺少寄生顺偏二极管使静电电流如图1所示按照寄生二极管、电压源、ESD箝制电路(power clamp)到接地端的路线行走，因而使静电电流必须流经NMOS。请参阅图2，其显示大尺寸ODNMOS(open drain NMOS)的输出电路图，如图2所示，输出电路2中，第一寄生电容21及第二寄生电容22用以提供分压来使第一NMOS23正常的导通，但在实际电路中，当进行静电放电时，会通过第一寄生电容21与寄生二极管25使电压源VCC被充电，如果电压源与接地端之间的电容比第一寄生电容21大，则电压源VCC只会被充电到一个不太高的电位，造成第一NMOS23的栅极电位不够高，使第一NMOS23通道导通的阻抗过高，因而降低了静电防护的表现，另外第二NMOS24如果处于导通的状态下，也会更进一步的将第一NMOS23的栅极电位拉低至接地端，使静电放电防护的表现更差。

发明内容

因此，本发明的目的之一，在于提供一种静电放电引导电路，其用于一输出电路，该输出电路包括：一电压源，用以提供一电压；一第一P型金属氧化物半导体，耦接至该电压源；一第一N型金属氧化物半导体，耦接至该P型金属氧化物半导体；一寄生二极管，耦接至该P型金属氧化物半导体；一第二N型金属氧化物半导体，耦接至该P型金属氧化物半导体的漏极；一第一寄生电容，耦接至该第二N型金属氧化物半导体；一第二寄生电容，耦接至该第一寄生电容与该第二N型金属氧化物半导体；以及一栅极电压提升电路，耦接至该第二N型金属氧化物半导体的栅极与源极，其中该栅极电压提升电路包括：一第三N型金属氧化物半导体；一第一电容耦接至该第三N型金属氧化物半导体的源极；一接地端；和一第一电阻耦接于该第一电容与该接地端。

本发明所述的静电放电引导电路，可以解决NMOS栅极电压过低以及不正常导通而降低静电放电防护表现等问题。

附图说明

图1为传统具有箝制ESD电路的输出电路电路图；

图2为显示大尺寸ODNMOS(open drain NMOS)的输出电路图；

图3显示本发明较佳实施例的静电放电引导电路电路图。

具体实施方式

请参阅图3，图3为本发明较佳实施例的静电放电引导电路电路图，如图3所示，静电放电引导电路3包括电压源VCC、电容31、第一PMOS32、第一NMOS35、寄生二极管34、第二NMOS36、第一寄生电容37、第二寄生电容38、栅极电压提升电路39、输出单元40和接地端41。

电容31一端耦接至电压源VCC，另一端耦接至接地端41，第一PMOS32的源极耦接至电压源VCC，第一NMOS35的源极耦接至第一PMOS32的漏极，栅极耦接至第一PMOS32的栅极，漏极耦接至接地端41；寄生二极管34的一端耦接至第一PMOS32的源极，另一端耦接至第一PMOS32的漏极。

第二NMOS36的栅极耦接至第一PMOS32的漏极，漏极耦接至接地端41、源极耦接至输出单元40。第一寄生电容37与第二寄生电容38串联，一端耦接在第二NMOS36的源极，一端耦接在第二NMOS36的漏极。

栅极电压提升电路39耦接至第二NMOS36的源极，包括第三NMOS391、第一电容392、第一电阻393以及接地端41。第一电阻393一端耦接至第一电容392的一端、另一端耦接至接地端41、第一电容另一端耦接至第三NMOS391的源极，第三NMOS391的漏极耦接至第二NMOS36的栅极，栅极耦接至第一电阻393。

栅极电压提升电路39的存在，可以提高第二NMOS36栅极的电位，避免在进行静电放电时，电压源VCC只会被充电到一个不太高的电位，造成NMOS的栅极电位不够高，使NMOS通道导通的阻抗过高，因而降低了静电防护的表现的问题。

如前所述，本发明可以解决NMOS栅极电压过低以及不正常导通而降低静电放电防护表现等问题，极具产业上的价值。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

1：输出电路

11：ESD箝制电路

VCC：电压源

12：接地端

13：PMOS

14：NMOS

15：寄生二极管

16：输出单元

2：输出电路

21：第一寄生电容

22：第二寄生电容

23：第一NMOS

24：第二NMOS

25：寄生二极管

3：静电放电引导电路

31：电容

32：第一PMOS

34：寄生二极管

35：第一NMOS

36：第二NMOS

37：第一寄生电容

38：第二寄生电容

39：栅极电压提升电路

40：输出单元

41：接地端

VCC：电压源

391：第三NMOS

392：第一电容

393：第一电阻。

Claims (1)

1.一种静电放电引导电路，其特征在于，用于一输出电路，该输出电路包括：

一电压源，用以提供一电压；

一第一P型金属氧化物半导体，耦接至该电压源；

一第一N型金属氧化物半导体，耦接至该P型金属氧化物半导体；

一寄生二极管，耦接至该P型金属氧化物半导体；

一第二N型金属氧化物半导体，耦接至该P型金属氧化物半导体的漏极；

一第一寄生电容，耦接至该第二N型金属氧化物半导体；

一第二寄生电容，耦接至该第一寄生电容与该第二N型金属氧化物半导体；以及

一栅极电压提升电路，耦接至该第二N型金属氧化物半导体的栅极与源极，

其中该栅极电压提升电路包括：

一第三N型金属氧化物半导体；

一第一电容耦接至该第三N型金属氧化物半导体的源极；

一接地端；和

一第一电阻耦接于该第一电容与该接地端。

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